芯片封装测试仪

新华网成都3月26日电 26日,英特尔成都芯片封装测试厂第4.8亿颗芯片下线,最先进的2010全新酷睿移动处理器正式投产。至此,成都成为英特尔全球最大芯片封装测试中心之一。 　　作为中国唯一的英特尔芯片封装测试中心,成都厂已封装测试4.8亿颗芯片,确立了其在英特尔全球布局中的重要地位。2010年下半年,成都工厂还将建设成为英特尔全球集中进行晶圆预处理的三大工厂之一,成为全球封装测试来料的重要供应基地。 　　2009年,英特尔成都封装测试工厂年出口额约占成都出口加工区总额的80%,占四川省加工贸易出口的约30%。成都市委副书记唐川平表示,英特尔落户成都后,对成都加快信息产业集群发展,吸引更多世界知名企业入驻起到积极作用,并助推成都及西部实现经济结构调整和产业升级,迈向世界高新技术产业行列。 　　2003年8月,英特尔宣布投资建设英特尔成都芯片封装测试中心。截至目前,英特尔不断扩大成都厂的生产能力,在成都的总投资额已达到6亿美元。

为了解决散热问题，封装厂商在探索各种方法一些过热的晶体管可能不会对可靠性产生很大影响，但数十亿个晶体管产生的热量会影响可靠性。对于 AI/ML/DL 设计尤其如此，高利用率会增加散热，但热密度会影响每个先进的节点芯片和封装，这些芯片和封装用于智能手机、服务器芯片、AR/VR 和许多其他高性能设备。对于所有这些，DRAM布局和性能现在是首要的设计考虑因素。无论架构多么新颖，大多数基于 DRAM 的内存仍面临因过热而导致性能下降的风险。易失性内存的刷新要求（作为标准指标，大约每 64 毫秒一次）加剧了风险。“当温度提高到 85°C 以上时，就需要更频繁地刷新电容器上的电荷，设备就将转向更频繁的刷新周期，这就是为什么当设备变得越来越热，电荷从这些电容器中泄漏得更快的原因。不幸的是，刷新该电荷的操作也是电流密集型操作，它会在 DRAM 内部产生热量。天气越热，你就越需要更新它，但你会继续让它变得更热，整个事情就会分崩离析。”除了DRAM，热量管理对于越来越多的芯片变得至关重要，它是越来越多的相互关联的因素之一，必须在整个开发流程中加以考虑，封装行业也在寻找方法解决散热问题。选择最佳封装并在其中集成芯片对性能至关重要。组件、硅、TSV、铜柱等都具有不同的热膨胀系数 (TCE)，这会影响组装良率和长期可靠性。带有 CPU 和 HBM 的流行倒装芯片 BGA 封装目前约为 2500 mm2。一个大芯片可能变成四五个小芯片，总的来说，这一趋势会持续发展下去，因为必须拥有所有 I/O，这样这些芯片才能相互通信。所以可以分散热量。对于应用程序，这可能会对您有所一些帮助。但其中一些补偿是因为你现在有 I/O 在芯片之间驱动，而过去你在硅片中需要一个内部总线来进行通信。最终，这变成了一个系统挑战，一系列复杂的权衡只能在系统级别处理。可以通过先进的封装实现很多新事物，但现在设计要复杂得多，当一切都如此紧密地结合在一起时，交互会变多。必须检查流量。必须检查配电。这使得设计这样的系统变得非常困难。事实上，有些设备非常复杂，很难轻易更换组件以便为特定领域的应用程序定制这些设备。这就是为什么许多高级封装产品适用于大批量或价格弹性的组件，例如服务器芯片。对具有增强散热性能的制造工艺的材料需求一直在强劲增长。Chiplet模块仿真与测试进展工程师们正在寻找新的方法来在封装模块构建之前对封装可靠性进行热分析。例如，西门子提供了一个基于双 ASIC 的模块的示例，该模块包含一个扇出再分布层 (RDL)，该扇出再分配层 (RDL) 安装在 BGA 封装中的多层有机基板顶部。它使用了两种模型，一种用于基于 RDL 的 WLP，另一种用于多层有机基板 BGA。这些封装模型是参数化的，包括在引入 EDA 信息之前的衬底层堆叠和 BGA，并支持早期材料评估和芯片放置选择。接下来，导入 EDA 数据，对于每个模型，材料图可以对所有层中的铜分布进行详细的热描述。量化热阻如何通过硅芯片、电路板、胶水、TIM 或封装盖传递是众所周知的。存在标准方法来跟踪每个界面处的温度和电阻值，它们是温差和功率的函数。“热路径由三个关键值来量化——从器件结到环境的热阻、从结到外壳（封装顶部）的热阻以及从结到电路板的热阻，”详细的热模拟是探索材料和配置选项的最便宜的方法。“运行芯片的模拟通常会识别一个或多个热点，因此我们可以在热点下方的基板中添加铜以帮助散热或更换盖子材料并添加散热器等。对于多个芯片封装，我们可以更改配置或考虑采用新方法来防止热串扰。有几种方法可以优化高可靠性和热性能，”在模拟之后，包装公司执行实验设计 (DOE) 以达到最终的包装配置。但由于使用专门设计的测试车辆的 DOE 步骤耗时且成本更高，因此首先利用仿真。选择 TIM在封装中，超过 90% 的热量通过封装从芯片顶部散发到散热器，通常是带有垂直鳍片的阳极氧化铝基。具有高导热性的热界面材料 (TIM) 放置在芯片和封装之间，以帮助传递热量。用于 CPU 的下一代 TIM 包括金属薄板合金（如铟和锡）和银烧结锡，其传导功率分别为 60 W/mK 和 50 W/mK。随着公司从大型 SoC 过渡到小芯片模块，需要更多种类的具有不同特性和厚度的 TIM。Amkor 研发高级总监 YoungDo Kweon 在最近的一次演讲中表示，对于高密度系统，芯片和封装之间的 TIM 的热阻对封装模块的整体热阻具有更大的影响。“功率趋势正在急剧增加，尤其是在逻辑方面，因此我们关心保持低结温以确保可靠的半导体运行，”Kweon 说。他补充说，虽然 TIM 供应商为其材料提供热阻值，但从芯片到封装的热阻，在实践中，受组装过程本身的影响，包括芯片和 TIM 之间的键合质量以及接触区域。他指出，在受控环境中使用实际装配工具和粘合材料进行测试对于了解实际热性能和为客户资格选择最佳 TIM 至关重要。孔洞是一个特殊的问题。“材料在封装中的表现方式是一个相当大的挑战。你已经掌握了粘合剂或胶水的材料特性，材料实际润湿表面的方式会影响材料呈现的整体热阻，即接触电阻，”西门子的 Parry 说。“而且这在很大程度上取决于材料如何流入表面上非常小的缺陷。如果缺陷没有被胶水填充，它代表了对热流的额外阻力。”以不同的方式处理热量芯片制造商正在扩大解决热量限制的范围。“如果你减小芯片的尺寸，它可能是四分之一的面积，但封装可能是一样的。是德科技内存解决方案项目经理 Randy White 表示，由于外部封装的键合线进入芯片，因此可能存在一些信号完整性差异。“电线更长，电感更大，所以有电气部分。如果将芯片的面积减半，它会更快。如何在足够小的空间内消散这么多的能量？这是另一个必须研究的关键参数。”这导致了对前沿键合研究的大量投资，至少目前，重点似乎是混合键合。“如果我有这两个芯片，并且它们之间几乎没有凸起，那么这些芯片之间就会有气隙，”Rambus 的 Woo 说。“这不是将热量上下移动的最佳导热方式。可能会用一些东西来填充气隙，但即便如此，它还是不如直接硅接触好。因此，混合直接键合是人们正在做的一件事。”但混合键合成本高昂，并且可能仍仅限于高性能处理器类型的应用，台积电是目前仅有的提供该技术的公司之一。尽管如此，将光子学结合到 CMOS 芯片或硅上 GaN 的前景仍然巨大。结论先进封装背后的最初想法是它可以像乐高积木一样工作——在不同工艺节点开发的小芯片可以组装在一起，并且可以减少热问题。但也有取舍。从性能和功率的角度来看，信号需要传输的距离很重要，而始终开启或需要保持部分关断的电路会影响热性能。仅仅为了提高产量和灵活性而将模具分成多个部分并不像看起来那么简单。封装中的每个互连都必须进行优化，热点不再局限于单个芯片。可用于排除或排除小芯片不同组合的早期建模工具为复杂模块的设计人员提供了巨大的推动力。在这个功率密度不断提高的时代，热仿真和引入新的 TIM 仍然必不可少。

近日，记者从量子计算芯片安徽省重点实验室获悉，我国科研团队成功研制出第一代商业级半导体量子芯片电路载板，该载板最大可支持6比特半导体量子芯片的封装和测试需求，使半导体量子芯片可更高效地与其他量子计算机关键核心部件交互联通，将充分发挥半导体量子芯片的强大性能。量子计算机具有比传统计算机更高效的计算能力和更快的运算速度，在多种不同技术路线中，半导体量子计算因其自旋量子比特尺寸小、良好的可扩展性、与现代半导体工艺技术兼容等优点，被视为有望实现大规模量子计算机处理器的强有力候选之一。据了解，要实现半导体量子计算，需要该体系下稳定、可控的量子比特，芯片载板则扮演了支持量子芯片与外界测量链路及测控设备建立稳定连接的关键角色。但该领域资金投入大、技术壁垒高导致整体研发周期长、研发难度大。目前国际上生产半导体量子芯片载板的仅有丹麦一家量子计算硬件公司。“量子芯片载板是量子芯片封装中不可或缺的一部分，量子芯片的载版就好比城市的‘地基’，它能够为半导体量子芯片提供基础支撑和信号连接，其上集成的电路和器件可有效提升量子比特信号读取的信噪比和读出保真度，确保量子芯片稳定运行。该载板高度集成的各类量子功能器件和电路功能单元，极大地提升了量子芯片的操控性能。”量子计算芯片安徽省重点实验室副主任贾志龙介绍，“研发出这款半导体量子芯片电路载板可以大大节约我国在半导体量子计算技术路线的研发生产成本，也标志着我国半导体量子计算芯片封装技术进入全新阶段。”

为了加强整个西半球的半导体生产能力，美国政府与泛美开发银行（IDB）合作，推出了《芯片法案》ITSI西半球半导体计划。这项开创性的倡议得到了《芯片法案》国际技术安全与创新（ITSI）基金的支持，旨在提高主要伙伴国家/地区的半导体组装、测试和封装（ATP）能力，合作首先从墨西哥、巴拿马和哥斯达黎加开始。作为该倡议的一部分，泛美开发银行将支持公私合作伙伴关系，并实施经合组织的建议，以改善目标国家/地区的半导体生态系统。该倡议还将建立在泛美开发银行与美洲经济繁荣伙伴关系正在进行的努力之上，以加强区域半导体供应链的竞争力。《芯片法案》ITSI西半球半导体计划将于2024年启动，一直持续到2026年。预计该计划将增强地区能力，为包容性经济增长和全球技术进步开创先例。为了推进这些目标，ITSI基金还支持了一个以半导体为重点的多边平台，以推进美洲经济繁荣伙伴关系的目标。主要芯片制造商承诺在拉美国家设厂此前英特尔CEO基辛格表示，公司的目标是建立一个有弹性的供应链。通过这些努力，英特尔将建立一条美国供应链，包括在亚利桑那州和新墨西哥州的封装组装测试业务，以及目前在哥斯达黎加的业务。今年早些时候，美光科技透露了在墨西哥建立新工厂的计划。新的工程和运营中心将设在墨西哥哈利斯科州首府瓜达拉哈拉。在美光发表声明的几周前，美国与墨西哥建立了新的合作关系，共同探索半导体供应链机会。2024年3月，美国国务院宣布将与墨西哥政府合作，通过2022年《芯片法案》设立的ITSI基金，研究扩大全球半导体生态系统并使其多样化的潜力。这项合作将有助于建立一个更有弹性、更安全、更可持续的全球半导体价值链。

天眼查显示，上海天数智芯半导体有限公司“硅中介层及调整方法、芯片及封装方法”专利公布，申请公布日为2024年7月23日，申请公布号为CN118378588A。背景技术2.5D(2.5-Dimension，2.5维)封装技术会使用硅中介层，将晶粒设置在硅中介层上，硅中介层设置于基底上，晶粒通过硅中介层中互连线、金属层、硅通孔等与基底连接。然而，硅中介层为一种类三维结构，其内部的不同结构之间会形成等效电路，等效电路可能会影响信号的传输，使得信号的损耗增大。目前，硅中介层所导致的信号损耗通常被忽略，而随着硅中介层尺寸的缩小和性能的提升，硅中介层已经严重影响芯片中信号的正常传输，因此，亟需降低硅中介层所产生的信号损耗。发明内容本申请实施例提供一种硅中介层及调整方法、芯片及封装方法，涉及芯片封装领域。硅中介层调整方法包括：获取包括硅中介层设计文件；所述硅中介层设计文件中包括预设第一金属层、预设第二金属层和预设电介质及各自的配置参数，所述预设第一金属层用于信号传输，所述预设第二金属层与所述预设第一金属层相对设置；所述预设第一金属层与预设第二金属层的相对的表面通过所述预设电介质隔开；调整目标参数以降低所述预设第一金属层、所述预设第二金属层之间形成的寄生电容的容值，得到目标硅中介层设计文件。通过降低寄生电容容值，降低信号通过金属层时的损耗。

8月22~24日举行的Hot Chips 33半导体产业线上会议，处理器大厂AMD说明3D堆叠技术发展方向，分享旗下3D V-Cache的细节。 AMD表示，封装选择和芯片架构将决定产品性能、功率、面积和成本，AMD称为PPAC。 如果将发表和即将推出的产品纳入，AMD有多达14种小芯片设计封装架构正在进行。外媒报导，AMD负责封装技术发展的高级研究员Raja Swaminathan表示，并非每个解决方案都适合所有产品。 即使未来模块化设计和协调封装架构已是业界共识，且各厂商展示的解决方案都证明这点。 因成本问题，并非所有方案都适合消费市场。 如装有3D垂直暂存（3D V-Cache）技术的Zen 3架构桌上型处理器，要有12核心以上或16核心，并提供L3暂存内存的处理器才适用。6月AMD就介绍过3D垂直暂存技术是采用台积电SoIC技术。 随着硅通孔（TSV）增加，未来AMD会专注更复杂的3D堆叠技术，如核心堆栈核心、IP堆叠IP等项目，最终硅通孔间距会非常紧密，以至于模组拆分、折叠，甚至电路拆分都成为可能，彻底改变目前对处理器的认知。AMD 还分享一些用在 Zen 3 架构处理器的 3D V-Cache 技术，使用 3D 微突（Micro Bump）和硅通孔互连方案，结合全新亲水介电键合与 Direct CU-CU 键合技术。 混合键合间距仅 9μ，小于英特尔 Forveros 互连的 10μ。 AMD预计3D Chiplet技术能提供3倍互连能效，以及15倍互连密度。

新创公司InSilixa开发出一款新的DNA测试芯片，据称可在1小时内以不到20美元的成本完成高准确度的DNA测试 相形之下，现有以手持读取器进行测试的成本高达250美元左右。 　　这款名为Hydra-1K的芯片可大幅削减现有疾病检测方法所需的时间与费用，为重点照护(pointofcare)带来分子级的诊断准确度。不过，这款设计目前才刚开始进行为期18-24个月的实地测试。 　　我们已经隐密地开发二年半了，这是我们第一次展示这项成果，"InSilixa创办人兼CEOArjangHassibi在日前举行的HotChips大会上表示。 　　InSilixa声称所采取的测试途径不仅成本更低，而且比现有的分子诊断更迅速，但完全不影响准确度。 　　InSilixa最近还向世界卫生组织(WHO)会员国展示其芯片成功检测结核的结果。 　　该公司目前正致力于为该芯片开发一项疾病的商业应用。该公司的目标在于使其芯片成为一款开放的平台，让医疗从业人员与研究人员可用于瞄准一系列的广泛测试，这比该公司能够自行开发的应用还更多更有意义。"但我们自已也将保留几项应用领域，"Hassibi说。 　　相较于其他的实验室上芯片(lab-on-a-chip)，InSilixia的设计是针对像在芯片上进行化学键合的实时分析。Hassibi说，目前有些设计利用必须以化学药剂清洗芯片表面的合成途径，但这些化学药剂中可能含有降低测试准确度的杂质。 　　该公司主要的秘密武器就在于用来进行检测的化学物质。除此之外，"我们有一半的研发都用于使该系统可用于不懂编程的医生和化学家，"他说。 　　该公司正致力于寻求美国FDA510(k)的批准，预计需时约六个月。 　　原理：如何运作?　 　　InSilixa的DNA测试芯片采用IBM250nm制程制造，成本约30-50美元。它利用每个分子传感器约100um的32x32数组。制造该芯片的挑战之处在于多级芯片封装制程。　 光传感器在每一数组点进行化学键合实时检测 　　个别的数组元素由光电二极管和加热器组成，以刺激化学反应。该芯片利用5W功率加热 　　芯片与电路板 　　LVDS接口提供数据，绘制时间和温度的2D数组影像 　　Hydra-1K读取器芯片是一款独立的FPGA板

记者从中国电科38所获悉，在2月17日召开的第68届国际固态电路会议（ISSCC 2021）上，该所发布了一款高性能77GHz（吉赫兹）毫米波芯片及模组，在国际上首次实现两颗3发4收毫米波芯片及10路毫米波天线单封装集成，探测距离达到38.5米，刷新全球毫米波封装天线最远探测距离纪录。　　该款芯片在24毫米×24毫米空间里实现了多路毫米波雷达收发前端的功能，创造性地提出一种动态可调快速宽带chirp信号产生方法，并在封装内采用多馈入天线技术，大幅提升了封装天线的有效辐射距离，为近距离智能感知提供了一种小体积和低成本解决方案。　　此次发布的封装天线模组包含两颗77GHz毫米波雷达芯片，该芯片面向智能驾驶领域对核心毫米波传感器的需求，采用低成本CMOS（互补金属氧化物半导体）工艺，单片集成3个发射通道、4个接收通道及雷达波形产生等，主要性能指标达到国际先进水平，在快速宽带雷达信号产生等方面具有特别优势，芯片支持多片级联并构建更大规模的雷达阵列。基于扇出型晶圆级封装是封装天线的一种主流的实现途径，国际上的大公司都基于该项技术开发了集成封装天线的芯片产品。　　下一步，中国电科38所将对毫米波雷达芯片进行进一步优化，根据具体应用场景提供一站式解决方案。　　ISSCC被认为是集成电路领域的“奥林匹克盛会”，于1953年由发明晶体管的贝尔实验室等机构发起成立，在60多年历史中，众多集成电路史上里程碑式的发明都在这里首次亮相。

研究背景在半导体行业，银浆是制作银电极的浆料，由高纯度的(99.9% )金属银的微粒、粘合剂、溶剂、助剂所组成，比较粘稠状。用于把芯片键合到基材上，它不仅帮助固定芯片，而且帮助减少芯片因封装产生的内应力和变形，进而保护芯片。近年来，随着芯片向着最小化和最薄化发展，需要银浆有更高的强度与可靠性。现有商品化银浆存在粘合力不足、在界面处分布不均等问题，无法满足产品质量的需要。本文对比研究了商品化银浆体系和新银浆体系的润湿性对芯片键合性能的影响。材料与方法银浆：新型银浆体系（记为 B），其与银浆A体系的区别在于粘合促进剂的不同。基底：环氧玻纤基材。采用德国 KRÜ SS 公司的 DSA100 测量银浆与基材的接触角。DSA100接触角测试仪结果与讨论银浆B在基材上的接触角低于银浆A，表明银浆B的浸润性良好，有利于在基板和芯片中间产生连续的银浆层。图1，银浆 A（左）和银浆 B（右）与基材的接触角而剖面形貌分析也证实银浆 B在芯片表面形成了连续的银浆键合层。对银浆A的芯片键合层剖面进行观察，发现银浆A的键合层存在空洞，证明银浆在点胶过程中没有完全浸润基材的表面，使空气封闭在键合层中。而空气在银浆固化的过程中受热膨胀，不仅减小了界面处的银浆结合面积，减弱了键合强度，而且也导致了过高的键合层厚度。图2，银浆 B 键合层剖面的 SEM 照片图3，银浆 A 键合层剖面的 SEM 照片总结可看出减少银浆层的空洞是提高芯片键合强度的一种有效方法。合适的粘合促进剂可以帮助增加银浆在基材表面的浸润并减少界面银浆层里的空洞。参考文献：本文有删减，详细信息请参考原文。堵美军，梁国正.高芯片键合质量与高生产率的新型银浆体系的研究[J].中国集成电路,2021,1-2(260-261): 63-69.

研究背景在半导体行业，银浆是制作银电极的浆料，由高纯度的(99.9% )金属银的微粒、粘合剂、溶剂、助剂所组成，比较粘稠状。用于把芯片键合到基材上，它不仅帮助固定芯片，而且帮助减少芯片因封装产生的内应力和变形，进而保护芯片。近年来，随着芯片向着最小化和最薄化发展，需要银浆有更高的强度与可靠性。现有商品化银浆存在粘合力不足、在界面处分布不均等问题，无法满足产品质量的需要。本文对比研究了商品化银浆体系和新银浆体系的润湿性对芯片键合性能的影响。材料与方法银浆：新型银浆体系（记为 B），其与银浆A体系的区别在于粘合促进剂的不同。基底：环氧玻纤基材。采用德国 KRÜ SS 公司的 DSA100 测量银浆与基材的接触角。DSA100接触角测试仪结果与讨论银浆B在基材上的接触角低于银浆A，表明银浆B的浸润性良好，有利于在基板和芯片中间产生连续的银浆层。图1，银浆 A（左）和银浆 B（右）与基材的接触角而剖面形貌分析也证实银浆 B在芯片表面形成了连续的银浆键合层。对银浆A的芯片键合层剖面进行观察，发现银浆A的键合层存在空洞，证明银浆在点胶过程中没有完全浸润基材的表面，使空气封闭在键合层中。而空气在银浆固化的过程中受热膨胀，不仅减小了界面处的银浆结合面积，减弱了键合强度，而且也导致了过高的键合层厚度。图2，银浆 B 键合层剖面的 SEM 照片图3，银浆 A 键合层剖面的 SEM 照片总结可看出减少银浆层的空洞是提高芯片键合强度的一种有效方法。合适的粘合促进剂可以帮助增加银浆在基材表面的浸润并减少界面银浆层里的空洞。参考文献：本文有删减，详细信息请参考原文。堵美军，梁国正.高芯片键合质量与高生产率的新型银浆体系的研究[J].中国集成电路,2021,1-2(260-261): 63-69.

三星正在开发一种新的芯片封装技术，以防止应用处理器（AP）过热。消息人士称，该封装在SoC顶部附加一个热路径块（HPB），预计将用于未来的Exynos芯片。该技术的全名是FOWLP（扇出晶圆级封装）-HPB，由三星芯片部门下的高级封装（AVP）业务部门开发，计划第四季度完成开发，然后开始批量生产。作为后续产品，三星团队还在开发一种可以安装多个芯片的FOWLP系统级封装（SIP）技术，将于2025年第四季度推出。两种封装类型都将HPB安装在SoC顶部，而存储器则放在HPB旁边。HPB是一种散热器，已用于服务器和PC的SoC。由于智能手机的体积较小，该技术目前才被引入智能手机芯片应用中。如今的智能手机大多使用蒸汽室来容纳制冷剂，以冷却AP和其他核心组件。HPB仅用于SoC。三星正在考虑采用2.5D或3D封装来采用该技术。端侧人工智能（AI）的日益普及也增加了人们对AP过热的担忧。两年前，三星因Galaxy S22系列智能手机的过热问题而受到严厉批评。三星试图通过其游戏优化服务（GOS）应用程序来防止这种情况发生，该应用迫使AP降低其性能以防止其过热，但三星却没有告知用户。三星通过改变AP设计并在后续型号上采用蒸汽室来改善这个问题。

上海汽车芯片工程中心检测实验室启用 本文图均为 受访者 供图汽车的电动化变革推动了汽车芯片市场的快速增长，而芯片测试是保证芯片质量和可靠性的重要环节。5月13日，澎湃新闻（www.thepaper.cn）记者从上海市嘉定区获悉，近日，位于嘉定的上海汽车芯片工程中心检测实验室正式启用，将以更全面、更可靠的测试服务助力汽车产业发展。上海汽车芯片工程中心检测实验室启用上海汽车芯片工程中心检测实验室是上海汽车芯片工程中心有限公司打造的具有公信力和权威性的第三方汽车电子芯片检测平台，实验室总面积约2700平方米，一期引进大型测试设备超30台。目前，实验室已优化质量管控和可靠性测试标准，加速环境应力测试、加速生命周期模拟测试、封装组装完整性测试、电性验证测试等AEC-Q100芯片检测认证实验项目已全面开始运作。“目前实验室可提供汽车芯片可靠性测试、失效分析、工程测试等，在助力上游满足车规标准的同时，保障下游供应链安全。”上海汽车芯片工程中心有限公司检测实验室业务主管姜辰刚表示，年内计划推进实验室二期建设，将引入更多设备提升测试能力，满足不同芯片产品的测试需求，帮助提升产品生产质量；同时，以更全面、更可靠的测试服务助力企业攻关高端汽车芯片的设计和制造。

1. 研究背景及意义碳化硅(SiC)是一种宽带隙(WBG)的半导体材料，目前已经显示出有能力满足前述领域中不断发展的电力电子的更高性能要求。在过去，硅(Si)一直是最广泛使用的功率开关器件的半导体材料。然而，随着硅基功率器件已经接近其物理极限，进一步提高其性能正成为一个巨大的挑战。我们很难将它的阻断电压和工作温度分别限制在6.5kV和175℃，而且相对于碳化硅器件它的开关速度相对较慢。另一方面，由SiC制成的器件在过去几十年中已经从不成熟的实验室原型发展成为可行的商业产品，并且由于其高击穿电压、高工作电场、高工作温度、高开关频率和低损耗等优势被认为是Si基功率器件的替代品。除了这些性能上的改进，基于SiC器件的电力电子器件有望通过最大限度地减少冷却要求和无源元件要求来实现系统的体积缩小，有助于降低整个系统成本。SiC的这些优点与未来能源转换应用中的电力电子器件的要求和方向非常一致。尽管与硅基器件相比SiC器件的成本较高，但SiC器件能够带来的潜在系统优势足以抵消增加的器件成本。目前SiC器件和模块制造商的市场调查显示SiC器件的优势在最近的商业产品中很明显，例如SiC MOSFETs的导通电阻比Si IGBT的导通电阻小四倍，并且在每三年内呈现出-30%的下降趋势。与硅同类产品相比，SiC器件的开关能量小10-20倍，最大开关频率估计高20倍。由于这些优点，预计到2022年，SiC功率器件的总市场将增长到10亿美元，复合年增长率(CAGR)为28%，预计最大的创收应用是在混合动力和电动汽车、光伏逆变器和工业电机驱动中。然而，从器件的角度来看，挑战和问题仍然存在。随着SiC芯片有效面积的减少，短路耐久时间也趋于减少。这表明在稳定性、可靠性和芯片尺寸之间存在着冲突。而且SiC器件的现场可靠性并没有在各种应用领域得到证明，这些问题直接导致SiC器件在电力电子市场中的应用大打折扣。另一方面，生产高质量、低缺陷和较大的SiC晶圆是SiC器件制造的技术障碍。这种制造上的困难使得SiC MOSFET的每年平均销售价格比Si同类产品高4-5倍。尽管SiC材料的缺陷已经在很大程度上被克服，但制造工艺还需要改进，以使SiC器件的成本更加合理。最近几年大多数SiC器件制造大厂已经开始使用6英寸晶圆进行生产。硅代工公司X-fab已经升级了其制造资源去适应6英寸SiC晶圆，从而为诸如Monolith这类无晶圆厂的公司提供服务。这些积极的操作将导致SiC器件的整体成本降低。图1.1 SiC器件及其封装的发展图1.1展示了SiC功率器件及其封装的发展里程碑。第一个推向市场的SiC器件是英飞凌公司在2001年生产的肖特基二极管。此后，其他公司如Cree和Rohm继续发布各种额定值的SiC二极管。2008年，SemiSouth公司生产了第一个SiC结点栅场效应晶体管（JFET），在那个时间段左右，各公司开始将SiC肖特基二极管裸模集成到基于Si IGBT的功率模块中，生产混合SiC功率模块。从2010年到2011年，Rohm和Cree推出了第一个具有1200V额定值的分立封装的SiC MOSFET。随着SiC功率晶体管的商业化，Vincotech和Microsemi等公司在2011年开始使用SiC JFET和SiC二极管生产全SiC模块。2013年，Cree推出了使用SiC MOSFET和SiC二极管的全SiC模块。此后，其他器件供应商，包括三菱、赛米控、富士和英飞凌，自己也发布了全SiC模块。在大多数情况下，SiC器件最初是作为分立元件推出的，而将这些器件实现为模块封装是在最初发布的几年后开发的。这是因为到目前为止分立封装的制造过程比功率模块封装要简单得多。另一个原因也有可能是因为发布的模块已经通过了广泛的标准JEDEC可靠性测试资格认证，这代表器件可以通过2000万次循环而不发生故障，因此具有严格的功率循环功能。而且分离元件在设计系统时具有灵活性，成本较低，而模块的优势在于性能较高，一旦有了产品就容易集成。虽然SiC半导体技术一直在快速向前发展，但功率模块的封装技术似乎是在依赖过去的惯例，这是一个成熟的标准。然而，它并没有达到充分挖掘新器件的潜力的速度。SiC器件的封装大多是基于陶瓷基底上的线接合方法，这是形成多芯片模块（MCM）互连的标准方法，因为它易于使用且成本相对较低。然而，这种标准的封装方法由于其封装本身的局限性，已经被指出是向更高性能系统发展的技术障碍。首先，封装的电寄生效应太高，以至于在SiC器件的快速开关过程中会产生不必要的损失和噪音。第二，封装的热阻太高，而热容量太低，这限制了封装在稳态和瞬态的散热性能。第三，构成封装的材料和元件通常与高温操作（200℃）不兼容，在升高的操作温度下，热机械可靠性恶化。最后，对于即将到来的高压SiC器件，承受高电场的能力是不够的。这些挑战的细节将在第二节进一步阐述。总之，不是器件本身，而是功率模块的封装是主要的限制因素之一，它阻碍了封装充分发挥SiC元件的优势。因此，应尽最大努力了解未来SiC封装所需的特征，并相应地开发新型封装技术去解决其局限性。随着社会的发展，环保问题与能源问题愈发严重，为了提高电能的转化效率，人们对于用于电力变换和电力控制的功率器件需求强烈[1, 2]。碳化硅（SiC）材料作为第三代半导体材料，具有禁带宽度大，击穿场强高、电子饱和速度大、热导率高等优点[3]。与传统的Si器件相比，SiC器件的开关能耗要低十多倍[4]，开关频率最高提高20倍[5, 6]。SiC功率器件可以有效实现电力电子系统的高效率、小型化和轻量化。但是由于SiC器件工作频率高，而且结电容较小，栅极电荷低，这就导致器件开关时，电压和电流变化很大，寄生电感就极易产生电压过冲和振荡现象，造成器件电压应力、损耗的增加和电磁干扰问题[7, 8]。还要考虑极端条件下的可靠性问题。为了解决这些问题，除了器件本身加以改进，在封装工艺上也需要满足不同工况的特性要求。起先，电力电子中的SiC器件是作为分立器件生产的，这意味着封装也是分立的。然而SiC器件中电压或电流的限制，通常工作在低功耗水平。当需求功率达到100 kW或更高时，设备往往无法满足功率容量要求[9]。因此，需要在设备中连接和封装多个SiC芯片以解决这些问题，并称为功率模块封装[10, 11]。到目前为止，功率半导体的封装工艺中，铝（Al）引线键合封装方案一直是最优的封装结构[12]。传统封装方案的功率模块采用陶瓷覆铜板，陶瓷覆铜板（Direct Bonding Copper，DBC）是一种具有两层铜的陶瓷基板，其中一层图案化以形成电路[13]。功率半导体器件底部一般直接使用焊料连接到DBC上，顶部则使用铝引线键合。底板（Baseplate）的主要功能是为DBC提供支撑以及提供传导散热的功能，并与外部散热器连接。传统封装提供电气互连（通过Al引线与DBC上部的Cu电路键合）、电绝缘（使用DBC陶瓷基板）、器件保护（通过封装材料）和热管理（通过底部）。这种典型的封装结构用于目前制造的绝大多数电源模块[14]。传统的封装方法已经通过了严格的功率循环测试（2000万次无故障循环），并通过了JEDEC标准认证[15]。传统的封装工艺可以使用现有的设备进行，不需要额外开发投资设备。传统的功率模块封装由七个基本元素组成，即功率半导体芯片、绝缘基板、底板、粘合材料、功率互连、封装剂和塑料外壳，如图1.2所示。模块中的这些元素由不同的材料组成，从绝缘体、导体、半导体到有机物和无机物。由于这些不同的材料牢固地结合在一起，为每个元素选择适当的材料以形成一个坚固的封装是至关重要的。在本节中，将讨论七个基本元素中每个元素的作用和流行的选择以及它们的组装过程。图1.2标准功率模块结构的横截面功率半导体是功率模块中的重要元素，通过执行电气开/关开关将功率从源头转换到负载。标准功率模块中最常用的器件类型是MOSFETs、IGBTs、二极管和晶闸管。绝缘衬底在半导体元件和终端之间提供电气传导，与其他金属部件（如底板和散热器）进行电气隔离，并对元件产生的热量进行散热。直接键合铜（DBC）基材在传统的电源模块中被用作绝缘基材，因为它们具有优良的性能，不仅能满足电气和热的要求，而且还具有机械可靠性。在各种候选材料中，夹在两层铜之间的陶瓷层的流行材料是Al2O3，AlN，Si2N4和BeO。接合材料的主要功能是通过连接每个部件，在半导体、导体导线、端子、基材和电源模块的底板之间提供机械、热和电的联系。由于其与电子组装环境的兼容性，SnPb和SnAgCu作为焊料合金是最常用的芯片和基片连接材料。在选择用于功率模块的焊料合金时，需要注意的重要特征是：与使用温度有关的熔化温度，与功率芯片的金属化、绝缘衬底和底板的兼容性，高机械强度，低弹性模量，高抗蠕变性和高抗疲劳性，高导热性，匹配的热膨胀系数（CTE），成本和环境影响。底板的主要作用是为绝缘基板提供机械支持。它还从绝缘基板上吸收热量并将其传递给冷却系统。高导热性和低CTE（与绝缘基板相匹配）是对底板的重要特性要求。广泛使用的底板材料是Cu，AlSiC，CuMoCu和CuW。导线键合的主要作用是在模块的功率半导体、导体线路和输入/输出终端之间进行电气连接。器件的顶面连接最常用的材料是铝线。对于额定功率较高的功率模块，重铝线键合或带状键合用于连接功率器件的顶面和陶瓷基板的金属化，这样可以降低电阻和增强热能力。封装剂的主要目的是保护半导体设备和电线组装的组件免受恶劣环境条件的影响，如潮湿、化学品和气体。此外，封装剂不仅在电线和元件之间提供电绝缘，以抵御电压水平的提高，而且还可以作为一种热传播媒介。在电源模块中作为封装剂使用的材料有硅凝胶、硅胶、聚腊烯、丙烯酸、聚氨酯和环氧树脂。塑料外壳（包括盖子）可以保护模块免受机械冲击和环境影响。因为即使电源芯片和电线被嵌入到封装材料中，它们仍然可能因处理不当而被打破或损坏。同时外壳还能机械地支撑端子，并在端子之间提供隔离距离。热固性烯烃（DAP）、热固性环氧树脂和含有玻璃填料的热塑性聚酯（PBT）是塑料外壳的最佳选择。传统电源模块的制造过程开始于使用回流炉在准备好的DBC基片上焊接电源芯片。然后，许多这些附有模具的DBC基板也使用回流焊工艺焊接到一个底板上。在同一块底板上，用胶水或螺丝钉把装有端子的塑料外壳连接起来。然后，正如前面所讨论的那样，通过使用铝线进行电线连接，实现电源芯片的顶部、DBC的金属化和端子之间的连接。最后，用分配器将封装材料沉积在元件的顶部，并在高温下固化。前面所描述的结构、材料和一系列工艺被认为是功率模块封装技术的标准，在目前的实践中仍被广泛使用。尽管对新型封装方法的需求一直在持续，但技术变革或采用是渐进的。这种对新技术的缓慢接受可以用以下原因来解释。首先，人们对与新技术的制造有关的可靠性和可重复性与新制造工艺的结合表示担忧，这需要时间来解决。因此，考虑到及时的市场供应，模块制造商选择继续使用成熟的、广为人知的传统功率模块封装技术。第二个原因是传统电源模块的成本效益。由于传统电源模块的制造基础设施与其他电子器件封装环境兼容，因此不需要与开发新材料和设备有关的额外成本，这就大大降低了工艺成本。尽管有这些理由坚持使用标准的封装方法，但随着半导体趋势从硅基器件向碳化硅基器件的转变，它正显示出局限性并面临着根本性的挑战。使用SiC器件的最重要的优势之一是能够在高开关频率下工作。在功率转换器中推动更高的频率背后的主要机制是最大限度地减少整个系统的尺寸，并通过更高的开关频率带来的显著的无源尺寸减少来提高功率密度。然而，由于与高开关频率相关的损耗，大功率电子设备中基于硅的器件的开关频率通常被限制在几千赫兹。图1.3中给出的一个例子显示，随着频率的增加，使用Si-IGBT的功率转换器的效率下降，在20kHz时已经下降到73%。另一方面，在相同的频率下，SiC MOSFET的效率保持高达92%。从这个例子中可以看出，硅基器件在高频运行中显示出局限性，而SiC元件能够在更高频率下运行时处理高能量水平。尽管SiC器件在开关性能上优于Si器件对应产品，但如果要充分利用其快速开关的优势，还需要考虑到一些特殊的因素。快速开关的瞬态效应会导致器件和封装内部的电磁寄生效应，这正成为SiC功率模块作为高性能开关应用的最大障碍。图1.3 Si和SiC转换器在全额定功率和不同开关频率下的效率图1.4给出了一个半桥功率模块的电路原理图，该模块由高低两侧的开关和二极管对组成，如图1.4所示，其中有一组最关键的寄生电感，即主开关回路杂散电感(Lswitch)、栅极回路电感(Lgate)和公共源电感(Lsource)。主开关回路杂散电感同时存在于外部电源电路和内部封装互连中，而外部杂散电感对开关性能的影响可以通过去耦电容来消除。主开关回路杂散电感(Lswitch)是由直流+总线、续流二极管、MOSFET(或IGBT)和直流总线终端之间的等效串联电感构成的。它负责电压过冲，在关断期间由于电流下降而对器件造成严重的压力，负反馈干扰充电和向栅极源放电的电流而造成较慢的di/dt的开关损失，杂散电感和半导体器件的输出电容的共振而造成开关波形的振荡增加，从而导致EMI发射增加。栅极环路电感(Lgate)由栅极电流路径形成，即从驱动板到器件的栅极接触垫，以及器件的源极到驱动板的连接。它通过造成栅极-源极电压积累的延迟而降低了可实现的最大开关频率。它还与器件的栅极-源极电容发生共振，导致栅极信号的震荡。结果就是当我们并联多个功率芯片模块时，如果每个栅极环路的寄生电感不相同或者对称，那么在开关瞬间将产生电流失衡。共源电感(Lsource)来自主开关回路和栅极回路电感之间的耦合。当打开和关闭功率器件时，di/dt和这个电感上的电压在栅极电路中作为额外的（通常是相反的）电压源，导致di/dt的斜率下降，扭曲了栅极信号，并限制了开关速度。此外，共源电感可能会导致错误的触发事件，这可能会通过在错误的时间打开器件而损坏器件。这些寄生电感的影响在快速开关SiC器件中变得更加严重。在SiC器件的开关瞬态过程中会产生非常高的漏极电流斜率di/dt，而前面讨论的寄生电感的电压尖峰和下降也明显大于Si器件的。寄生电感的这些不良影响导致了开关能量损失的增加和可达到的最大开关频率的降低。开关瞬态的问题不仅来自于电流斜率di/dt，也来自于电压斜率dv/dt。这个dv/dt导致位移电流通过封装的寄生电容，也就是芯片和冷却系统之间的电容。图1.5显示了半桥模块和散热器之间存在的寄生电容的简化图。这种不需要的电流会导致对变频器供电的电机的可靠性产生不利影响。例如，汽车应用中由放电加工(EDM)引起的电机轴承缺陷会产生很大的噪声电流。在传统的硅基器件中，由于dv/dt较低，约为3 kV/µs，因此流经寄生电容的电流通常忽略不记。然而，SiC器件的dv/dt比Si器件的dv/dt高一个数量级，最高可达50 kV/µs，使通过封装电容的电流不再可以忽略。对Si和SiC器件产生的电磁干扰(EMI)的比较研究表明，由于SiC器件的快速开关速度，传导和辐射的EMI随着SiC器件的使用而增加。除了通过封装进入冷却系统的电流外，电容寄也会减缓电压瞬变，在开关期间产生过电流尖峰，并通过与寄生电感形成谐振电路而增加EMI发射，这是我们不希望看到的。未来的功率模块封装应考虑到SiC封装中的寄生和高频瞬变所带来的所有复杂问题和挑战。解决这些问题的主要封装级需要做到以下几点。第一，主开关回路的电感需要通过新的互连技术来最小化，以取代冗长的线束，并通过优化布局设计，使功率器件接近。第二，由于制造上的不兼容性和安全问题，栅极驱动电路通常被组装在与功率模块分开的基板上。应通过将栅极驱动电路与功率模块尽可能地接近使栅极环路电感最小化。另外，在平行芯片的情况下，布局应该是对称的，以避免电流不平衡。第三，需要通过将栅极环路电流与主开关环路电流分开来避免共源电感带来的问题。这可以通过提供一个额外的引脚来实现，例如开尔文源连接。第四，应通过减少输出端和接地散热器的电容耦合来减轻寄生电容中流动的电流，比如避免交流电位的金属痕迹的几何重叠。图1.4半桥模块的电路原理图。三个主要的寄生电感表示为Lswitch、Lgate和Lsource。图1.5半桥模块的电路原理图。封装和散热器之间有寄生电容。尽管目前的功率器件具有优良的功率转换效率，但在运行的功率模块中，这些器件产生的热量是不可避免的。功率器件的开关和传导损失在器件周围以及从芯片到冷却剂的整个热路径上产生高度集中的热通量密度。这种热通量导致功率器件的性能下降，以及器件和封装的热诱导可靠性问题。在这个从Si基器件向SiC基器件过渡的时期，功率模块封装面临着前所未有的散热挑战。图1.6根据额定电压和热阻计算出所需的总芯片面积在相同的电压和电流等级下，SiC器件的尺寸可以比Si器件小得多，这为更紧凑的功率模块设计提供了机会。根据芯片的热阻表达式，芯片尺寸的缩小，例如芯片边缘的长度，会导致热阻的二次方增加。这意味着SiC功率器件的模块化封装需要特别注意散热和冷却。图1.6展示了计算出所需的总芯片面积减少，这与芯片到冷却剂的热阻减少有关。换句话说，随着芯片面积的减少，SiC器件所需的热阻需要提高。然而，即使结合最先进的冷却策略，如直接冷却的冷板与针状翅片结构，假设应用一个70kVA的逆变器，基于DBC和线束的标准功率模块封装的单位面积热阻值通常在0.3至0.4 Kcm2/W之间。为了满足研究中预测的未来功率模块的性能和成本目标，该值需要低于0.2 Kcm2/W，这只能通过创新方法实现，比如双面冷却法。同时，小的芯片面积也使其难以放置足够数量的线束，这不仅限制了电流处理能力，也限制了热电容。以前对标准功率模块封装的热改进大多集中在稳态热阻上，这可能不能很好地代表开关功率模块的瞬态热行为。由于预计SiC器件具有快速功率脉冲的极其集中的热通量密度，因此不仅需要降低热阻，还需要改善热容量，以尽量减少这些快速脉冲导致的峰值温度上升。在未来的功率模块封装中，应解决因采用SiC器件而产生的热挑战。以下是未来SiC封装在散热方面应考虑的一些要求。第一，为了降低热阻，需要减少或消除热路中的一些封装层；第二，散热也需要从芯片的顶部完成以使模块的热阻达到极低水平，这可能需要改变互连方法，比如采用更大面积的接头；第三，封装层接口处的先进材料将有助于降低封装的热阻。例如，用于芯片连接和热扩散器的材料可以分别用更高的导热性接头和碳基复合材料代替。第四，喷射撞击、喷雾和微通道等先进的冷却方法可以用来提高散热能力。SiC器件有可能被用于预期温度范围极广的航空航天应用中。例如用于月球或火星任务的电子器件需要分别在-180℃至125℃和-120℃至85℃的广泛环境温度循环中生存。由于这些空间探索中的大多数电子器件都是基于类似地球的环境进行封装的，因此它们被保存在暖箱中，以保持它们在极低温度下的运行。由于SiC器件正在评估这些条件，因此需要开发与这些恶劣环境兼容的封装技术，而无需使用暖箱。与低温有关的最大挑战之一是热循环引起的大的CTE失配对芯片连接界面造成的巨大压力。另外，在室温下具有柔性和顺应性的材料，如硅凝胶，在-180℃时可能变得僵硬，在封装内产生巨大的应力水平。因此，SiC封装在航空应用中的未来方向首先是开发和评估与芯片的CTE密切匹配的基材，以尽量减少应力。其次，另一个方向应该是开发在极低温度下保持可塑性的芯片连接材料。在最近的研究活动中，在-180℃-125℃的极端温度范围内，对分别作为基材和芯片附件的SiN和Indium焊料的性能进行了评估和表征。为进一步推动我国能源战略的实施，提高我国在新能源领域技术、装备的国际竞争力，实现高可靠性碳化硅 MOSFET 器件中试生产技术研究，研制出满足移动储能变流器应用的多芯片并联大功率MOSFET 器件。本研究将通过寄生参数提取、建模、仿真及测试方式研究 DBC 布局、多栅极电阻等方式对芯片寄生电感与均流特性的影响，进一步提高我国碳化硅器件封装及测试能力。2. SiC MOSFET功率模块设计技术2.1 模块设计技术介绍在MOSFET模块设计中引入软件仿真环节，利用三维电磁仿真软件、三维温度场仿真软件、三维应力场仿真软件、寄生参数提取软件和变流系统仿真软件，对MOSFET模块设计中关注的电磁场分布、热分布、应力分布、均流特性、开关特性、引线寄生参数对模块电特性影响等问题进行仿真，减小研发周期、降低设计研发成本，保证设计的产品具备优良性能。在仿真基础上，结合项目团队多年从事电力电子器件设计所积累的经验，解决高压大功率MOSFET模块设计中存在的多片MOSFET芯片和FRD芯片的匹配与均流、DBC版图的设计与芯片排布设计、电极结构设计、MOSFET模块结构设计等一系列难题，最终完成模块产品的设计。高压大功率MOSFET模块设计流程如下：图2.1高压大功率MOSFET模块设计流程在MOSFET模块设计中，需要综合考虑很多问题，例如：散热问题、均流问题、场耦合问题、MOSFET模块结构优化设计问题等等。MOSFET芯片体积小，热流密度可以达到100W/cm2~250W/cm2。同时，基于硅基的MOSFET芯片最高工作温度为175℃左右。据统计，由于高温导致的失效占电力电子芯片所有失效类型的50%以上。随电力电子器件设备集成度和环境集成度的逐渐增加，MOSFET模块的最高温升限值急剧下降。因此，MOSFET模块的三维温度场仿真技术是高效率高功率密度MOSFET模块设计开发的首要问题。模块散热能力与众多因素有关：MOSFET模块所用材料的物理和化学性质、MOSFET芯片的布局、贴片的质量、焊接的工艺水平等。如果贴片质量差，有效散热面积小，芯片与DBC之间的热阻大，在模块运行时易造成模块局部过热而损坏。另外，芯片的排布对热分布影响也很大。下图4.2是采用有限元软件对模块内部的温度场进行分析的结果：图2.2 MOSFET模块散热分布分析在完成结构设计和材料选取后，采用ANSYS软件的热分析模块ICEPAK，建立包括铜基板、DBC、MOSFET芯片、二极管芯片以及包括铝质键合引线在内的相对完整的数值模拟模型。模拟实际工作条件，施加相应的载荷，得到MOSFET的温度场分布，根据温度场分布再对MOSFET内部结构和材料进行调整，直至达到设计要求范围内的最优。2.2 材料数据库对一个完整的焊接式MOSFET模块而言，从上往下为一个 8层结构：绝缘盖板、密封胶、键合、半导体芯片层、焊接层 1、DBC、焊接层 2、金属底板。MOSFET模块所涉及的主要材料可分为以下几种类型：导体、绝缘体、半导体、有机物和无机物。MOSFET模块的电、热、机械等性能与材料本身的电导率、热导率、热膨胀系数、介电常数、机械强度等密切相关。材料的选型非常重要，为此有必要建立起常用的材料库。2.3 芯片的仿真模型库所涉及的MOSFET芯片有多种规格，包括：1700V 75A/100A/125A；2500V/50A；3300V/50A/62.5A；600V/100A；1200V/100A；4500V/42A；6500V/32A。为便于合理地进行芯片选型（确定芯片规格及其数量），精确分析多芯片并联时的均流性能，首先为上述芯片建立等效电路模型。在此基础上，针对实际电力电子系统中的滤波器、电缆和电机负载模型，搭建一个系统及的仿真平台，从而对整个系统的电气性能进行分析预估。2.4 MOSFET模块的热管理MOSFET模块是一个含不同材料的密集封装的多层结构，其热流密度达到100W/cm2--250W/cm2，模块能长期安全可靠运行的首要因素是良好的散热能力。散热能力与众多因素有关：MOSFET模块所用材料的物理和化学性质、MOSFET芯片的布局、贴片的质量、焊接的工艺水平等。如果贴片质量差，有效散热面积小，芯片与DBC之间的热阻大，在模块运行时易造成模块局部过热而损坏。芯片可靠散热的另一重要因素是键合的长度和位置。假设散热底板的温度分布均匀，而每个MOSFET芯片对底板的热阻有差异，导致在相同工况时，每个MOSFET芯片的结温不同。下图是采用有限元软件对模块内部的温度场进行分析的结果。图2.3MOSFET模块热分布在模块完成封装后，采用FLOTHERM软件的热分析模块，建立包括铜基板、DBC、MOSFET芯片、二极管芯片以及包括铝质键合引线在内的相对完整的数值模拟模型。模拟实际工作条件，施加相应的载荷，得到MOSFET的温度场分布的数值解，为MOSFET温度场分布的测试提供一定的依据。2.5. 芯片布局与杂散参数提取根据MOSFET模块不同的电压和电流等级，MOSFET模块所使用芯片的规格不同，芯片之间的连接方式也不同。因此，详细的布局设计放在项目实施阶段去完成。对中低压MOSFET模块和高压MOSFET模块，布局阶段考虑的因素会有所不同，具体体现在DBC与散热底板之间的绝缘、DBC上铜线迹之间的绝缘以及键合之间的绝缘等。2.6 芯片互联的杂散参数提取MOSFET芯片并联应用时的电流分配不均衡主要有两种：静态电流不均衡和动态电流不均衡。静态电流不均衡主要由器件的饱和压降VCE（sat）不一致所引起；而动态电流不均衡则是由于器件的开关时间不同步引起的。此外，栅极驱动、电路的布局以及并联模块的温度等因素也会影响开关时刻的动态均流。回路寄生电感特别是射极引线电感的不同将会使器件开关时刻不同步；驱动电路输出阻抗的不一致将引起充放电时间不同；驱动电路的回路引线电感可能引起寄生振荡；以及温度不平衡会影响到并联器件动态均流。2.7 模块设计专家知识库通过不同规格MOSFET模块的设计－生产－测试－改进设计等一系列过程，可以获得丰富的设计经验，并对其进行归纳总结，提出任意一种电压电流等级的MOSFET模块的设计思路，形成具有自主知识产权的高压大功率MOSFET模块的系统化设计知识库。3. SiCMOSFET封装工艺3.1 封装常见工艺MOSFET模块封装工艺主要包括焊接工艺、键合工艺、外壳安装工艺、灌封工艺及测试等。3.1.1 焊接工艺焊接工艺在特定的环境下，使用焊料，通过加热和加压，使芯片与DBC基板、DBC基板与底板、DBC基板与电极达到结合的方法。目前国际上采用的是真空焊接技术，保证了芯片焊接的低空洞率。焊接要求焊接面沾润好，空洞率小，焊层均匀，焊接牢固。通常情况下．影响焊接质量的最主要因素是焊接“空洞”，产生焊接空洞的原因，一是焊接过程中，铅锡焊膏中助焊剂因升温蒸发或铅锡焊片熔化过程中包裹的气泡所造成的焊接空洞，真空环境可使空洞内部和焊接面外部形成高压差，压差能够克服焊料粘度，释放空洞。二是焊接面的不良加湿所造成的焊接空洞，一般情况下是由于被焊接面有轻微的氧化造成的，这包括了由于材料保管的不当造成的部件氧化和焊接过程中高温造成的氧化，即使真空技术也不能完全消除其影响。在焊接过程中适量的加人氨气或富含氢气的助焊气体可有效地去除氧化层，使被焊接面有良好的浸润性．加湿良好。“真空+气体保护”焊接工艺就是基于上述原理研究出来的，经过多年的研究改进，已成为高功率，大电流，多芯片的功率模块封装的最佳焊接工艺。虽然干式焊接工艺的焊接质量较高，但其对工艺条件的要求也较高，例如工艺设备条件，工艺环境的洁净程度，工艺气体的纯度．芯片，DBC基片等焊接表面的应无沾污和氧化情况．焊接过程中的压力大小及均匀性等。要根据实际需要和现场条件来选择合适的焊接工艺。3.1.2 键合工艺引线键合是当前最重要的微电子封装技术之一，目前90％以上的芯片均采用这种技术进行封装。超声键合原理是在超声能控制下，将芯片金属镀层和焊线表面的原子激活，同时产生塑性变形，芯片的金属镀层与焊线表面达到原子间的引力范围而形成焊接点，使得焊线与芯片金属镀层表面紧密接触。按照原理的不同，引线键合可以分为热压键合、超声键合和热压超声键合3种方式。根据键合点形状，又可分为球形键合和楔形键合。在功率器件及模块中，最常见的功率互连方法是引线键合法，大功率MOSFET模块采用了超声引线键合法对MOSFET芯片及FRD芯片进行互连。由于需要承载大电流，故采用楔形劈刀将粗铝线键合到芯片表面或DBC铜层表面，这种方法也称超声楔键合。外壳安装工艺：功率模块的封装外壳是根据其所用的不同材料和品种结构形式来研发的，常用散热性好的金属封装外壳、塑料封装外壳，按最终产品的电性能、热性能、应用场合、成本，设计选定其总体布局、封装形式、结构尺寸、材料及生产工艺。功率模块内部结构设计、布局与布线、热设计、分布电感量的控制、装配模具、可靠性试验工程、质量保证体系等的彼此和谐发展，促进封装技术更好地满足功率半导体器件的模块化和系统集成化的需求。外壳安装是通过特定的工艺过程完成外壳、顶盖与底板结构的固定连接，形成密闭空间。作用是提供模块机械支撑，保护模块内部组件，防止灌封材料外溢，保证绝缘能力。外壳、顶盖要求机械强度和绝缘强度高，耐高温，不易变形，防潮湿、防腐蚀等。3.1.3 灌封工艺灌封工艺用特定的灌封材料填充模块，将模块内组件与外部环境进行隔离保护。其作用是避免模块内部组件直接暴露于环境中，提高组件间的绝缘，提升抗冲击、振动能力。灌封材料要求化学特性稳定，无腐蚀，具有绝缘和散热能力，膨胀系数和收缩率小，粘度低，流动性好，灌封时容易达到模块内的各个缝隙，可将模块内部元件严密地封装起来，固化后能吸收震动和抗冲击。3.1.4 模块测试MOSFET模块测试包括过程测试及产品测试。其中过程测试通过平面度测试仪、推拉力测试仪、硬度测试仪、X射线测试仪、超声波扫描测试仪等，对产品的入厂和过程质量进行控制。产品测试通过平面度测试仪、动静态测试仪、绝缘/局部放电测试仪、高温阻断试验、栅极偏置试验、高低温循环试验、湿热试验，栅极电荷试验等进行例行和型式试验，确保模块的高可靠性。3.2 封装要求本项目的SiC MOSFET功率模块封装材料要求如下：（1）焊料选用需要可靠性要求和热阻要求。（2）外壳采用PBT材料，端子裸露部分表面镀镍或镀金。（3）内引线采用超声压接或铝丝键合（具体视装配图设计而定），功率芯片采用铝线键合。（4）灌封料满足可靠性要求，Tg150℃，能满足高低温存贮和温度循环等试验要求。（5）底板采用铜材料。（6）陶瓷覆铜板采用Si3N4材质。（7）镀层要求：需保证温度循环、盐雾、高压蒸煮等试验后满足外观要求。3.3 封装流程本模块采用既有模块进行封装，不对DBC结构进行调整。模块封装工艺流程如下图3.1所示。图3.1模块封装工艺流程（1）芯片CP测试：对芯片进行ICES、BVCES、IGES、VGETH等静态参数进行测试，将失效的芯片筛选出来，避免因芯片原因造成的封装浪费。（2）划片&划片清洗：将整片晶圆按芯片大小分割成单一的芯片，划片后可从晶圆上将芯片取下进行封装；划片后对金属颗粒进行清洗，保证芯片表面无污染，便于后续工艺操作。（3）丝网印刷：将焊接用的焊锡膏按照设计的图形涂敷在DBC基板上，使用丝网印刷机完成，通过工装钢网控制锡膏涂敷的图形。锡膏图形设计要充分考虑焊层厚度、焊接面积、焊接效果，经过验证后最终确定合适的图形。（4）芯片焊接：该步骤主要是完成芯片与 DBC 基板的焊接，采用相应的焊接工装，实现芯片、焊料和 DBC 基板的装配。使用真空焊接炉，采用真空焊接工艺，严格控制焊接炉的炉温、焊接气体环境、焊接时间、升降温速度等工艺技术参数，专用焊接工装完成焊接工艺，实现芯片、DBC 基板的无空洞焊接，要求芯片的焊接空洞率和焊接倾角在工艺标准内，芯片周围无焊球或堆焊，焊接质量稳定，一致性好。（5）助焊剂清洗：通过超声波清洗去除掉助焊剂。焊锡膏中一般加入助焊剂成分，在焊接过程中挥发并残留在焊层周围，因助焊剂表现为酸性，长期使用对焊层具有腐蚀性，影响焊接可靠性，因此需要将其清洗干净，保证产品焊接汉城自动气相清洗机采用全自动浸入式喷淋和汽相清洗相结合的方式进行子单元键合前清洗，去除芯片、DBC 表面的尘埃粒子、金属粒子、油渍、氧化物等有害杂质和污染物，保证子单元表面清洁。（6） X-RAY检测：芯片的焊接质量作为产品工艺控制的主要环节，直接影响着芯片的散热能力、功率损耗的大小以及键合的合格率。因此，使用 X-RAY 检测机对芯片焊接质量进行检查，通过调整产生 X 射线的电压值和电流值，对不同的焊接产品进行检查。要求 X 光检查后的芯片焊接空洞率工艺要求范围内。（7）芯片键合：通过键合铝线工艺，完成 DBC 和芯片的电气连接。使用铝线键合机完成芯片与 DBC 基板对应敷铜层之间的连接，从而实现芯片之间的并联和反并联。要求该工序结合芯片的厚度参数和表面金属层参数，通过调整键合压力，键合功率，键合时间等参数，并根据产品的绝缘要求和通流大小，设置合适的键合线弧高和间距，打线数量满足通流要求，保证子单元的键合质量。要求键合工艺参数设定合理、铝线键合质量牢固，键合弧度满足绝缘要求、键合点无脱落，满足键合铝线推拉力测试标准。（8）模块焊接：该工序实现子单元与电极、底板的二次焊接。首先进行子单元与电极、底板的焊接装配，使用真空焊接炉实现焊接，焊接过程中要求要求精确控制焊接设备的温度、真空度、气体浓度。焊接完成后要求子单元 DBC 基板和芯片无损伤、无焊料堆焊、电极焊脚之间无连焊虚焊、键合线无脱落或断裂等现象。（9）超声波检测：该工序通过超声波设备对模块 DBC 基板与底板之间的焊接质量进行检查，模块扫描后要求芯片、DBC 无损伤，焊接空洞率低于 5%。（10）外壳安装：使用涂胶设备进行模块外壳的涂胶，保证模块安装后的密封性，完成模块外壳的安装和紧固。安装后要求外壳安装方向正确，外壳与底板粘连处在灌封时不会出现硅凝胶渗漏现象。（11）端子键合&端子超声焊接：该工序通过键合铝线工艺，实现子单元与电极端子的电气连接，形成模块整体的电气拓扑结构；可以通过超声波焊接实现子单元与电极端子的连接，超声波焊接是利用高频振动波传递到两个需焊接的物体表面，在加压的情况下，使两个物体表面相互摩擦而形成分子层之间的熔合。超声波焊接具有高机械强度，较低的热应力、焊接质量高等优点，使得焊接具有更好的可靠性，在功率模块产品中应用越来越广泛。（12）硅凝胶灌封&固化：使用自动注胶机进行硅凝胶的灌封，实现模块的绝缘耐压能力。胶体填充到指定位置，完成硅凝胶的固化。要求胶体固化充分，胶体配比准确，胶体内不含气泡、无分层或断裂纹。4. 极端条件下的可靠性测试4.1 单脉冲雪崩能量试验目的：考察的是器件在使用过程中被关断时承受负载电感能量的能力。试验原理：器件在使用时经常连接的负载是感性的，或者电路中不可避免的也会存在寄生电感。当器件关断时，电路中电流会突然下降，变化的电流会在感性负载上产生一个应变电压，这部分电压会叠加电源电压一起加载在器件上，使器件在瞬间承受一个陡增的电压，这个过程伴随着电流的下降。图4.1 a）的雪崩能量测试电路就是测试这种工况的，被测器件上的电流电压变化情况如图4.1 b）。图4.1 a)雪崩能量测试电路图；b)雪崩能量被测器件的电流电压特性示意图这个过程中，电感上储存的能量瞬时全部转移到器件上，可知电流刚开始下降时，电感储存的能量为1/2*ID2*L，所以器件承受的雪崩能量也就是电感包含的所有能量，为1/2*ID2*L。试验目标：在正向电流ID = 20A下，器件单脉冲雪崩能量EAS1J试验步骤：将器件放入测试台，给器件施加导通电流为20A。设置测试台电感参数使其不断增加，直至器件的单脉冲雪崩能量超过1J。通过/失效标准：可靠性试验完成后，按照下表所列的顺序测试（有些测试会对后续测试有影响），符合下表要求的可认为通过。测试项目通过条件IGSS USLIDSS or IDSX USLVGS(off) or VGS(th)LSL USLVDS(on) USLrDS(on) USL (仅针对MOSFET)USL: upper specification limit, 最高上限值LSL: lower specification limit, 最低下限值4.2 抗短路能力试验目的：把样品暴露在空气干燥的恒温环境中，突然使器件通过大电流，观测元器件在大电流大电压下于给定时间长度内承受大电流的能力。试验原理：当器件工作于实际高压电路中时，电路会出现误导通现象，导致在短时间内有高于额定电流数倍的电流通过器件，器件承受这种大电流的能力称为器件的抗短路能力。为了保护整个系统不受误导通情况的损坏，系统中会设置保护电路，在出现短路情况时迅速切断电路。但是保护电路的反应需要一定的时长，需要器件能够在该段时间内不发生损坏，因此器件的抗短路能力对整个系统的可靠性尤为重要。器件的抗短路能力测试有三种方式，分别对应的是器件在不同的初始条件下因为电路突发短路（比如负载失效）而接受大电流大电压时的反应。抗短路测试方式一，也称为“硬短路”，是指IGBT从关断状态（栅压为负）直接开启进入到抗短路测试中；抗短路测试方式二，是指器件在已经导通有正常电流通过的状态下（此时栅压为正，漏源电压为正但较低），进入到抗短路测试中；抗短路测试方式三是指器件处于栅电压已经开启但漏源电压为负（与器件反并联的二极管处于续流状态，所以此时器件的漏源电压由于续流二极管的钳位在-0.7eV左右，，栅压为正），进入到抗短路测试中。可知，器件的抗短路测试都是对应于器件因为电路的突发短路而要承受电路中的大电流和大电压，只是因为器件的初始状态不同而会有不同的反应。抗短路测试方法一电路如图4.2，将器件直接加载在电源两端，器件初始状态为关断，此时器件承受耐压。当给器件栅电极施加一个脉冲，器件开启，从耐压状态直接开始承受一个大电流及大电压，考量器件的“硬”耐短路能力。图4.2 抗短路测试方法一的测试电路图抗短路测试方法二及三的测试电路图如图4.2，图中L_load为实际电路中的负载电感，L_par为电路寄生电感，L_sc为开关S1配套的寄生电感。当进行第二种抗短路方法测试时，将L_load下端连接到上母线（Vdc正极），这样就使L_sc支路与L_load支路并联。初态时，S1断开，DUT开通，电流从L_load和DUT器件上通过，开始测试时，S1闭合，L_load瞬时被短路，电流沿着L_sc和DUT路线中流动，此时电流通路中仅包含L_sc和L_par杂散电感，因此会有大电流会通过DUT，考察DUT在导通状态时承受大电流的能力。当进行第三种抗短路方法测试时，维持图4.2结构不变，先开通IGBT2并保持DUT关断，此时电流从Vdc+沿着IGBT2、L_load、Vdc-回路流通，接着关断IGBT2，那么D1会自动给L_load续流，在此状态下开启DUT栅压，DUT器件处于栅压开启，但漏源电压被截止状态，然后再闭合S1，大电流会通过L_sc支路涌向DUT。在此电路中IGBT2支路的存在主要是给D1提供续流的电流。图4.3 抗短路测试方法二和方法三的测试电路图1） 抗短路测试方法一：图4.2中Vdc及C1大电容提供持续稳定的大电压，给测试器件DUT栅极施加一定时间长度的脉冲，在被试器件被开启的时间内，器件开通期间处于短路状态，且承受了较高的耐压。器件在不损坏的情况下能够承受的最长开启时间定义为器件的短路时长（Tsc），Tsc越大，抗短路能力越强。在整个短路时长器件，器件所承受的能量，为器件的短路能量（Esc）。器件的抗短路测试考察了器件瞬时同时承受高压、高电流的能力，也是一种器件的复合应力测试方式。图4.2测试电路中的Vdc=600V，C1、C2、C3根据器件的抗短路性能能力决定，C1的要求是维持Vdc的稳定，C1的要求是测试过程中释放给被测器件的电能不能使C1两端的电压下降过大（5%之内可接受）。C2，C3主要用于给器件提供高频、中频电流，不要求储存能量过大。对C2、C3的要求是能够降低被测器件开通关断时造成的漏源电压振幅即可。图4.4 抗短路能力测试方法一的测试结果波形图4.4给出了某款SiC平面MOSFET在290K下，逐渐增大栅极脉冲宽度（PW）的抗短路能力测试结果。首先需要注意的是在测试过程中，每测量一个脉冲宽度的短路波形，需要间隔足够长的时间，以消除前一次短路测试带来的器件温度上升对后一次测试的器件初始温度的影响，保证每次测试初始温度的准确。从图中可以看出，Id峰值出现在1 μs和2 μs之间，随着开通时间的增加，Id呈现出先增加后减小的时间变化趋势。Id的上升阶段，是因为器件开启时有大电流经过器件，在高压的共同作用下，器件温度迅速上升，因为此时MOSFET的沟道电阻是一个负温度系数，所以MOSFET沟道电阻减小，Id则上升，在该过程中电流上升的速度由漏极电压、寄生电感以及栅漏电容的充电速度所决定；随着大电流的持续作用，器件整体温度进一步上升，器件此时的导通电阻变成正温度系数，器件的整体电阻将随温度增加逐渐增大，这时器件Id将逐渐减小。所以，整个抗短路能力测试期间，Id先增加后下降。此外，测试发现，当脉冲宽度增加到一定程度，Id在关断下降沿出现拖尾，即器件关断后漏极电流仍需要一定的时间才能恢复到0A。在研究中发现当Id拖尾到达约12A左右之后，进一步增大脉冲宽度，器件将损坏，并伴随器件封装爆裂。所以针对这款器件的抗短路测试，定义Tsc为器件关断时漏极电流下降沿拖尾到达10A时的脉冲时间长度。Tsc越长，代表器件的抗短路能力越强。测试发现，低温有助于器件抗短路能力的提升，原因是因为，低的初始温度意味着需要更多的时间才能使器件达到Id峰值。仿真发现，器件抗短路测试失效模式主要有两种：1、器件承受高压大电流的过程中，局部高温引起漏电流增加，触发了器件内部寄生BJT闩锁效应，栅极失去对沟道电流的控制能力，器件内部电流局部集中发生热失效，此时的表现主要是器件的Id电流突然上升，器件失效；2、器件温度缓慢上升时，导致器件内部材料性能恶化，比如栅极电极或者SiO2/Si界面处性能失效，主要表现为器件测试过程中Vgs陡降，此时，器件的Vds若未发生进一步损坏仍能承受耐压，只是器件Vgs耐压能力丧失。上述两种失效模式都是由于温度上升引起，所以要提升器件的抗短路能力就是要控制器件内部温度上升。仿真发现导通时最高温区域主要集中于高电流密度区域（沟道部分）及高电场区域（栅氧底部漂移区）。因此，要提升器件的抗短路能力，要着重从器件的沟道及栅氧下方漂移区的优化入手，降低电场峰值及电流密度，此外改善栅氧的质量将起到决定性的作用。2） 抗短路测试方法二：图4.5 抗短路能力测试方法二的测试结果波形如图4.5，抗短路测试方法二的测试过程中DUT器件会经历三个阶段：（1）漏源电压Vds低，Id电流上升：当负载被短路时，大电流涌向DUT器件，此时电路中仅包含L_sc和L_par杂散电感，DUT漏源电压较低，Vdc电压主要分布在杂散电感上，所以Id电流以di/dt=Vdc/（L_sc+L_par）的斜率开始上升。随着Id增加，因为DUT器件的漏源之间的寄生电容Cgd，会带动栅压上升，此时更加促进Id电流的增加，形成一个正循环，Id急剧上升。（2）Id上升变缓然后开始降低，漏源电压Vds上升：Id上升过程中，Vds漏源电压开始增加，导致Vdc分压到杂散电感上的电压降低，导致电流上升率di/dt减小，Id上升变缓，当越过Id峰值后，Id开始下降，-di/dt使杂散电感产生一个感应电压叠加在Vds上导致Vds出现一个峰值。Vds峰值在Id峰值之后。（3）Id、Vds下降并恢复：Id，Vds均下降恢复到抗短路测试一的高压高电流应力状态。综上所述，抗短路测试方法一的条件比方法一的更为严厉和苛刻。3） 抗短路测试方法三：图4.6 抗短路能力测试方法二的测试结果波形如图4.6，抗短路测试方法三的波形与方法二的波形几乎一致，仅仅是在Vds电压上升初期有一个小的电压峰（如图4.6中红圈），这是与器件发生抗短路时的初始状态相关的。因为方法三中器件初始状态出于栅压开启，Vds为反偏的状态，所以器件内部载流子是耗尽的。此时若器件Vds转为正向开通则必然发生一个载流子充入的过程，引发一个小小的电压峰，这个电压峰值是远小于后面的短路电压峰值的。除此以外，器件的后续状态与抗短路测试方法二的一致。一般来说，在电机驱动应用中，开关管的占空比一般比续流二极管高，所以是二极管续流结束后才会开启开关管的栅压，这种情况下，只需要考虑仅开关管开通时的抗短路模式，则第二种抗短路模式的可能性更大。然而，当一辆机车从山上开车下来，电动机被用作发电机，能量从车送到电网。续流二极管的占空比比开关管会更高一点，这种操作模式下，如果负载在二极管续流且开关管栅压开启时发生短路，则会进行抗短路测试模式三的情况。改进抗短路失效模式二及三的方法，是通过给开关器件增加一个栅极前钳位电路，在Id上升通过Cgd带动栅极电位上升时，钳位电路钳住栅极电压，就不会使器件的Id上升陷入正反馈而避免电流的进一步上升。试验目标：常温下，令Vdc=600V，通过控制Vgs控制SiC MOSFET的开通时间，从2μs开通时间开始以1μs为间隔不断增加器件的开通时间，直至器件损坏，测试过程中保留测试曲线。需要注意的是，在测试过程中，每测量一个脉冲宽度的短路波形，需要间隔足够长的时间，以消除前一次短路测试带来的器件温度上升对后一次测试的器件初始温度的影响，保证每次测试初始温度的准确。试验步骤：搭建抗短路能力测试电路。将器件安装与测试电路中，保持栅压为0。通过驱动电路设置器件的开通时间，给器件一个t0=2μs时间的栅源脉冲电压，使器件开通t0时间，观察器件上的电流电压曲线，判断器件是否能够承受2μs的短路开通并不损坏；如未损坏，等待足够长时间以确保器件降温至常温状态，设置驱动电路使器件栅源电压单脉冲时间增加1us，再次开通，观察器件是否能够承受3μs的短路开通并不损坏。循环反复直至器件发生损坏。试验标准：器件被打坏前最后一次脉冲时间长度即为器件的短路时长Tsc。整个短路时长期间，器件所承受的能量为器件的短路能量Esc。4.3 浪涌试验目的：把样品暴露在空气干燥的恒温环境中，对器件施加半正弦正向高电流脉冲，使器件在瞬间发生损坏，观测元器件在高电流密度下的耐受能力。试验原理：下面以SiC二极管为例，给出了器件承受浪涌电流测试时的器件内部机理。器件在浪涌应力下的瞬态功率由流过器件的电流和器件两端的电压降的乘积所决定，电流和压降越高，器件功率耗散就越高。已知浪涌应力对器件施加的电流信号是固定的，因此导通压降越小的器件瞬态功率越低，器件承受浪涌的能力越强。当器件处于浪涌电流应力下，电压降主要由器件内部寄生的串联电阻承担，因此我们可以通过降低器件在施加浪涌电流瞬间的导通电阻，减小器件功率、提升抗浪涌能力。a）给出了4H-SiC二极管实际浪涌电流测试的曲线，图4.7 a）曲线中显示器件的导通电压随着浪涌电流的上升和下降呈现出“回滞”的现象。图4.7 a）二极管浪涌电流的实测曲线； b）浪涌时温度仿真曲线浪涌过程中，器件的瞬态 I-V 曲线在回扫过程中出现了电压回滞，且浪涌电流越高，器件在电流下降和上升过程中的压降差越大，该电压回滞越明显。当浪涌电流增加到某一临界值时，I-V 曲线在最高压降处出现了一个尖峰，曲线斜率突变，器件发生了失效和损坏。器件失效后，瞬态 I-V 曲线在最高电流处出现突然增加的毛刺现象，电压回滞也减小。引起SiC JBS二极管瞬态 I-V 曲线回滞的原因是，在施加浪涌电流的过程中，SiC JBS 二极管的瞬态功率增加，但散热能力有限，所以浪涌过程中器件结温增加，SiC JBS 二极管压降也发生了变化，产生了回滞现象。在每次对器件施加浪涌电流过程中，随着电流的增加，器件的肖特基界面的结温会增加，当电流降低接近于0时结温才逐渐回落。在浪涌电流导通的过程中，结温是在积累的。由于电流上升和下降过程中的结温的差异，导致了器件在电流下降过程的导通电阻高于电流在上升过程中导通电阻。这使得电流下降过程 I-V 曲线压降更大，从而产生了在瞬态 I-V 特性曲线电压回滞现象。浪涌电流越高，器件的肖特基界面处的结温越高，因此导通电阻就越大，而回滞现象也就越明显。为了分析器件在 40 A 以上浪涌电流下的瞬态 I-V 特性变化剧烈的原因，使用仿真软件模拟了肖特基界面处温度随电流大小的变化曲线，如图4.7 b)所示，在 40 A 以上浪涌电流下，结温随浪涌电流变化非常剧烈。器件在 40 A 浪涌电流下，最高结温只有 358 K。但是当浪涌电流增加到60 A 时，最高结温已达1119 K，这个温度足以对器件破坏表面的肖特基金属，引起器件失效。图4.7 b)中还可以得出，浪涌电流越高，结温升高的变化程度就越大，56 A 和 60 A 浪涌电流仅相差 4 A，最高结温就相差 543 K，最高结温的升高速度远比浪涌电流的增加速度快。结温的快速升高导致了器件的导通电阻迅速增大，正向压降快速增加。因此，电流上升和下降过程中，器件的导通压降会更快速地升高和下降，使曲线斜率发生了突变。器件结温随着浪涌电流的增大而急剧增大，是因为它们之间围绕着器件导通电阻形成了正反馈。在浪涌过程中，随着浪涌电流的升高，二极管的功率增加，产生的焦耳热增加，导致了结温上升；另一方面，结温上升，导致器件的导通电阻增大，压降进一步升高。导通电压升高，导致功率进一步增加，使得结温进一步升高。因此器件的结温和电压形成了正反馈，致使结温和压降的增加速度远比浪涌电流的增加速度快。当浪涌电流增加到某一临界值时，触发这个正反馈，器件就会发生失效和损坏。长时间的重复浪涌电流会在外延层中引起堆垛层错生长，浪涌电流导致的自热效应会引起顶层金属熔融，使得电极和芯片之间短路，还会导致导通压降退化和峰值电流退化，并破坏器件的反向阻断能力。金属Al失效是大多数情况下浪涌失效的主要原因，应该使用鲁棒性更高的材料替代金属Al，以改善SiC器件的高温特性。目前MOS器件中，都没有给出浪涌电流的指标。而二极管、晶闸管器件中有这项指标。如果需要了解本项目研发的MOSFET器件的浪涌能力，也可以搭建电路实现。但是存在的问题是，MOS器件的导通压降跟它被施加的栅压是相关的，栅压越大，导通电阻越低，耐浪涌能力越强。如何确定浪涌测试时应该给MOSFET施加的栅压，是一个需要仔细探讨的问题。试验目标：我们已知浪涌耐受能力与器件的导通压降有关，但目前无法得到明确的定量关系。考虑到目标器件也没有这类指标的参考，建议测试时，在给定栅压下（必须确保器件能导通），对器件从低到高依次施加脉冲宽度为10ms或8.3ms半正弦电流波，直到器件发生损坏。试验步骤：器件安装在测试台上后，器件栅极在给定栅压下保持开启状态。通过测试台将导通电流设置成10ms或8.3ms半正弦电流波，施加在器件漏源极间。逐次增加正弦波的上限值，直至器件被打坏。试验标准：器件被打坏前的最后一次通过的浪涌值即为本器件在特定栅压下的浪涌指标值。以上内容给出了本项目研发器件在复合应力及极端条件下的可靠性测试方法，通过这些方法都是来自于以往国际工程经验和鉴定意见，可以对被测器件的可靠性有一个恰当的评估。但是，上述方法都是对测试条件和测试原理的阐述，如何通过测试结果来评估器件的使用寿命，并搭建可靠性测试条件与可靠性寿命之间的桥梁，就得通过可靠性寿命评估模型来实现。

车规级芯片的特殊要求，决定研发企业在芯片设计之初就要考虑多层面问题：芯片架构，IP选择，前端设计，后端实现，各合作伙伴的选择；从设计全周期考虑产品零失效率以及车规质量流程和体系的建立。一套芯片，从设计到测试、到前装量产的每一个环节都有着考验。获得车规级认证也需要花费很长的时间。而在车规级芯片可靠性测试方面，ThermoStream ATS系列高低温测试机有着不同于传统温箱的独特优势：变温速率快，每秒快速升温/降温15°C，实时监测待测元件真实温度，可随时调整冲击气流温度，针对PCB电路板上众多元器件中的某一单个IC(模块)，单独进行高低温冲击，而不影响周边其它器件。伯东inTEST高低温测试机应用于车规级芯片测试案例国际某知名半导体芯片设计公司在汽车行业拥有30年的经验，为汽车电子市场的领先制造商，其产品包括动力系统、车身系统和安全驾驶系统等芯片。不同于一般的半导体或者消费级芯片，车载芯片的工作环境要更为严苛，因此在芯片流片回来后，要经受一系列的功能验证，性能和特性测试，高低温测试，老化测试，模拟长生命周期的压力测试等等，看芯片是否符合相关标准，确保其真正达到车规级。根据客户的要求，在温度上需要考虑零下 40 度到 150 度的极端情况， 同时搭配模拟和混合信号测试仪，设定不同的温度数值, 检查不同温度下所涉及到的元器件或模块各项功能是否正常.经过伯东推荐，合作客户采用美国inTEST高低温测试机ATS-545，测试温度范围 -75 至 +225°C, 输出气流量 4 至 18 scfm, 温度精度 ±1℃, 快速进行在电工作的电性能测试、失效分析、可靠性评估等。通过使用该设备，大幅提高工作效率，并能及时评估研发过程中的潜在问题。高低温测试机 inTEST ATS-545 测试过程:1. 客户根据各自的特定要求，将被测芯片或模块放置在测试治具上, 将 ATS-545 的玻璃罩压在相应治具上 （产品放在治具中）。2. 操作员设置需要测试的温度范围。3. 启动 ThermoStream ATS-545, 利用空压机将干燥洁净的空气通入高低温测试机内部制冷机进行低温处理, 然后空气经由管路到达加热头进行升温,气流通过玻璃罩进入测试腔. 玻璃罩中的温度传感器可实时监测当前腔体内温度。4. 在汽车电子芯片测试平台下，ATS-545快速升降温至要求的设定温度，实时检测芯片在设定温度下的在电工作状态等相关参数，对于产品分析、工艺改进以及批次的定向品质追溯提供确实的数据依据。Temptronic 创立于 1970 年, 在 2000 年被 inTEST 收购, 成为在美国设立的超高速温度环境测试机的首家制造商. 而 Thermonics 创立于1976年, 在 2012 年被 inTEST 收购, 使 inTEST 更强化高低温循环测试以及温度冲击测试领域的实力. 在 2013 年 inTEST Thermal Solutions 用崭新的研发技术发展出独创的温度环境测试机, 将 Temptronic TPO 系列以及 Thermonics PTFS 系列整合进化成 inTEST ThermoStream ATS 超高速温度环境测试系列产品. 上海伯东作为 inTEST 中国总代理, 全权负责 inTEST 新品销售和售后维修服务.

摩尔定律曾指出，半导体市场的经济性完全基于晶体管密度，而很少考虑功率。然而，随着应用的发展，芯片生产商已将重点放在功率、性能和面积（PPA)）改进上，以继续稳步前进。在一次采访中，台积电业务开发资深副总裁、工艺技术负责人Kevin Zhang表示，只要整体进步继续，他就不关心摩尔定律的存亡。面对摩尔定律是否已死的提问，Kevin Zhang表示：“我简单的答案是：我不在乎，只要我们能继续驱动技术微缩，我不在乎摩尔定律是生是死。”事实上，台积电的优势在于它每年都能推出一种新的工艺技术，并提供客户寻求的性能、功率和面积（PPA）改进。大约十年来，苹果一直是台积电的最尝鲜客户，这就是为什么台积电工艺技术的演变与苹果处理器的演变非常吻合。然而，当研究台积电在苹果芯片之外的实力时，人们将注意到AMD的Instinct MI300X和Instinct MI300A芯片具有人工智能（AI）和HPC（高性能计算）功能。这两款产品都广泛使用台积电的2.5D和3D先进封装，或许是展现台积电能力的最佳范例。事实上，台积电及其客户专注于3D微缩技术。“观察人士基于平面微缩狭隘地定义了摩尔定律——现在情况已不再如此，我们实际上继续寻找不同的方法将更多功能和能力集成到更小的外形尺寸中。我们继续实现更高的性能和更高的能效。因此从这个角度来看，我认为摩尔定律或微缩技术将继续下去。”当被问及台积电在渐进式工艺节点改进方面的成功时，Kevin Zhang澄清说，我们的进步远非微不足道。台积电强调，该代工厂从5nm到3nm级工艺节点的过渡导致每代PPA改进幅度超过30%。台积电继续在主要节点之间进行较小但持续的增强，以使客户能够从每一代新技术中获益。

近日，国产电子测试测量仪器厂商深圳市鼎阳科技股份有限公司发布IPO招股说明书，拟募资约3.4亿多元，其中2亿多元用于高端通用电子测试测量仪器 芯片及核心算法研发项目。针对高端电子测试测量设备可能发生的卡脖子问题，鼎阳科技本次募集用于高端通用电子测试测量仪器芯片及核心算法研发项目的资金投资情况如下，招股书显示，在高端通用电子测试测量仪器芯片及核心算法研发项目中，芯片研发主要集中于4GHz 数字示波器前端放大器芯片、高速ADC芯片、低相噪频率综合本振模块和40GHz宽带定向耦合器模块等部分的设计。这些芯片属于信息链芯片。据了解，信号链芯片主要包括放大器、数模转换类，其中转换器属于其中技术壁垒最高细分品类。转换器是由模拟电磁波转换成0101比特流最关键的环节，具体又可以分为ADC和DAC两类，ADC作用是对模拟信号进行高频采样，将其转换成数字信号；DAC的作用是将数字信号调制成模拟信号。其中ADC在总需求中占比接近80％。ADC/DAC是整个模拟芯片皇冠上的明珠，核心难度有两点：抽样频率和采样精度难以兼得（高速高精度ADC壁垒最高）以及需要整个制造和研发环节的精密配合。ADC关键指标包括“转换速率”和“转换精度”，其中高速高精度ADC壁垒最高。数据转换器主要看两个基本指标，转换速率和转换精度。转换速率通常用单位sps（Samples per Second）即每秒采样次数来表示，比如1Msps、1Gsps对应的数据转换器每秒采样次数分别是100万次、10亿次；转换精度通常用分辨率（位）表示，分辨率越高表明转换出来的数字／模拟信号与原来的信号之间的差距越小。高性能数据转换器需具备高速率或高精度的数据转换能力。鼎阳科技是一家专注于通用电子测试测量仪器的开发和技术创新的企业，目前已研发出具有自主核心技术的数字示波器、波形与信号发生器、频谱分析仪、矢量网络分析仪等产品，具备国内先进通用电子测试测量仪器研发、生产和销售能力。该公司依与示波器领域国际领导企业之一力科和全球电商平台亚马逊建立了稳定的业务合作关系。其自主品牌“SIGLENT”已经成为全球知名的通用电子测试测量仪器品牌，主要销售区域为北美、欧洲和亚洲电子相关产业 发达的地区。该公司先后承担国家部委、深圳市和宝安区研发及 产业化项目合计9项，现有专利167项（其中发明专利106项）和软件著作权30项，公司2017年、2018年连续两年被评为深圳市宝安区创新百强企业，2020年被广东知识产权保护协会评为广东省知识产权示范单位。招股书显示，鼎阳科技向境外采购的重要原材料包括 ADC、DAC、FPGA、处理器及放大器等 IC 芯片，该等芯片的供应商均为美国厂商。截至本招股说明书签署日，公司在产产品或在研产品所使用的芯片中，美国TI公司生产的四款 ADC 和一款 DAC 属于美国商业管制清单（CCL）中对中国进行出口管制的产品，需要取得美国商务部工业安全局的出口许可。公司已经取得这五款芯片的许可，其中四款芯片的有效期到 2023 年，其余一款芯片的有效期到2025年。报告期内，这五款芯片中仅两款用于具体产品，且实现销售。美国近期将 I/O≥700 个或 SerDes≥500G 的FPGA从《出口管制条例》中移出许可例外，国内厂商若购买相关FPGA则需要取得美国商务部工业安全局的出口许可。目前鼎阳科技研发、生产尚不需要该等 FPGA，但由于公司产品结构逐步向更高档次发展，对 ADC、DAC、FPGA、处理器及放大器等IC芯片的性能要求逐步提高，公司后续研发及生产所使用的IC芯片等原材料亦可能涉及美国商业管制清单中的产品。目前我国由于高端芯片，特别是模拟芯片等受制于人，使得电子测试测量仪器厂商在技术升级的过程中困难重重。高端电子测试测量仪器对模拟芯片的性能提出了更高的要求，目前国产芯片无法满足需求。而ADC芯片的产业链和半导体产业的一样，其产业链庞大而复杂，可以分为：上游支撑产业链，包括半导体设备、材料、生产环境；中游核心产业链，包括 IC 设计、 IC 制造、 IC 封装测试；下游需求产业链，覆盖工业、通信、消费电子、航空、国防及医疗等。聚焦ADC领域，全球主要供应商仍是TI、ADI为首的几家国际大厂，而高性能ADC在军用领域、高端医疗器械以及精密测量等领域起着至关重要的作用，因此ADC技术的国产替代对于我国各下游产业的发展意义重大。

半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。所谓封装测试其实就是封装后测试,把已制造完成的半导体元件进行结构及电气功能的确认，以保证半导体元件符合系统的需求的过程称为封装后测试。对此，仪器信息网特通过公开文件了解到池州华宇电子科技有限公司年产 100 亿只高可靠性集成电路芯片先进封装测试产业化项目情况。据了解，池州华宇电子科技股份有限公司投资 15800 万元在池州市经济技术开发区凤凰大道与前程大道交叉口新建“年产 100 亿只高可靠性集成电路芯片先进封装测试产业化项目”，项目占地面积 65 亩，中心坐标为东经 117.543982°， 北纬 30.705040°。建设主体工程1#厂房，配套建设办公楼、科研楼、宿舍楼等辅助工程以及储运工程、公用工程和环保工程等，购置切割机、研磨机、键合机、焊线机、 编带机、成型机、镀锡设备、双轨机、塑封压机等半导体自动化设备，建设高性能高可靠性集成电路芯片封装测试生产线，形成年产 100 亿只集成电路线宽小于等于 0.8 微米集成电路芯片封测能力。项目分两期建设，一期建设3条镀锡（自动）生产线，形成年产 50 亿只集成电路线宽小于等于 0.8 微米集成电路芯片封测能力；二期建设 3 条镀锡（1 条挂镀）生产线，形成年产 50 亿只集成电路线宽小于等于 0.8 微米集成电路芯片封测能力。该项目配置清单和工艺流程详情如下，主要配套设备一览表主要工艺流程及产污环节：本项目主要是将待封装的芯片进行封装、镀锡、测试。本项目一期工程主体工艺 流程如下。①主体工艺：项目主体生产工艺流程及产污环节图工艺流程说明：磨划片：通过研磨机将芯片磨至需要的厚度，磨片过程中用纯水冲洗，磨片完成后进行切割，切割完成后用纯水冲洗，磨划过程会产生少量废水 W1 与固废 S4； 粘片：目的是将单个的芯片固定在基材（引线框架/基板）上。该过程采用导电胶进行粘片，导电胶的成分为树脂和银粉。粘片过程会产生少量废引线基材 S1；键合：接线温度 T=120-200℃，接线时间 t=0.5-1 秒。在压力和超声波键合的共同作用下，利用高纯度的金丝或铜丝把芯片上电路的外接点和引线（框架管脚）通过引线键合的方法连接起来。该过程主要产生少量废金属 S2（废铜线等）。塑封：采用环氧树脂塑封材料将部分框架和焊线后的芯片封装，对组装件进行保护，该过程在自动塑封机内完成，主要产生少量废胶渣 S3。塑封过程中树脂熔融状态会产生有机废气 G1。激光打标：采用激光机，在相应部位打上标记。激光机在打标过程会产生有机废气 G2 和粉尘 G1。表面处理：采用电镀流水线进行无铅镀锡处理。切筋：镀锡后的元件通过引线连在一起，因此需要将引线切断，以将整条元件分割成单片。切筋后形成的单片，即为封装完成的集成电路。该过程主要产生边角料 S6。测试、检验：对封装完成的单片进行测试以及抽检。该过程产生的不合格品将返工。包装：对测试、检验合格品进行包装入库。②镀锡工艺：项目镀锡工艺流程及产污环节图工艺流程明：高温软胶（高温蒸煮槽）：电子元器件在塑封时会溢出多余的环氧树脂毛刺、飞边，故需要使用化学去毛刺溶液，在 60-100℃温度下浸泡，使毛刺或飞边溶胀、溶解、 软化，以便接下来使用高压水喷射彻底去除。化学去毛刺溶液的主要成分是氢氧化钾、杂环酮类衍生物、聚乙二醇、醚类衍生物，产品浸泡后需要用水清洗，清洗时会有废水 W2-1 产生（碱性废水）。高压水去胶：通过增压系统加压自来水，使自来水压力达到 200-500kgf/cm2，用来去除已软化或松动的毛刺或飞边，产生废水 W2-2 定期处理循环利用。去氧化：去除产品表面的氧化物，使镀层与基材有良好的结合力。使用的化学品是过硫酸钠，浓度 50g/L 左右，常温使用，去氧化后需要用水清洗，清洗时会有废水 W2-3 产生（酸性废水）。预浸：主要作用是镀锡前对产品进行活化，并防止污染镀锡液，使用浓度 10%的甲基磺酸，预浸后不需要清洗，没有废水产生。镀锡：通过电化学沉积的方法，在基材上覆盖一层功能性纯锡镀层，使产品具有良好的可焊性。镀锡液主要由 150g/l 的甲基磺酸、60g/L 二价锡和 50mol/L 的表面活性剂组成，温度 30-50℃，电流密度 10-30ASD。镀锡后需要用水清洗，清洗会产生废水 W2-3（酸性废水）。中和：中和镀锡残留的酸性物质，防止镀层变色、腐蚀。中和液使用碳酸钠配置，操作温度常温，中和后需要清洗，清洗会有废水 W2-1 产生（碱性废水）。超声波清洗：采用纯水机制备的纯水，进行最后的超声波清洗，清洗温度为 50-70℃。干燥：工序最后对芯片进行干燥处理，干燥主要分为风干和烘干。退镀：镀锡线采用不锈钢钢带和夹子来夹持和传送产品进行镀锡，钢带和夹子上也会镀上一小部分的锡，需要对这部分锡进行剥除和回收。退镀液的主要成分为甲基磺酸（55g/L），使用小于 1.5V 的电压进行电解，使钢带和夹子上的锡剥除并重新沉积在回收钢板上。退镀后用超声波溢流水清洗，不新增清洗废水。项目退镀工艺流程项目需定期对沉锡工序使用的钢带和假片进行退锡。退锡周期约 1 次/月。 ①钢带退锡：采用电化学方法（利用甲基磺酸）在高速退锡线中使钢带上的锡转移到钢板上，与锡化生产线同步进行:钢板退锡是利用电解方法将钢板上的锡电解形成锡渣 S，退锡后利用纯水清洗：此过程将产生一定的酸性气体 G3-2 酸性气体，退锡清洗废水 W2。②夹片退锡：使利用化学方法使用电解液将夹片上的锡溶解到退锡液中，夹片退锡后利用纯水清洗。此过程将产生一定的酸性气体 G3-2 酸性气体，退锡清洗废水 W2。退锡工序产生的锡渣回用于镀锡工序。③其他产污环节本项目其他产污环节主要包括：反渗透法制纯水产生的浓水 W3，废气喷淋塔产生的废水 W4，一般性固态原辅料拆包装过程产生的废包装材料 S11，化学品使用过程产生的沾有化学品的容器 S7，污水处理站产生的污泥 S8，设备及地面定期清洗废水 W5，以及员工日常生活产生的生活污水 W6 和生活垃圾 S9，纯水制备过程会产生废反渗透膜 S10，生产过程中产生的不合格产品 S11。

据浙江义乌发布消息，1月9日，浙江创豪半导体有限公司年产45万片高阶封装基板项目举行开工仪式。消息指出，该项目总投资约100亿元，是义乌高端芯片及智能终端产业投资最大的项目。其中固投约90亿元，计划用地约180亩，项目分三期建设。项目一期总投资24亿元，用地约80亩，生产FCCSP基板、BT材质的FCBGA基板，计划2024年建成投产，可新增年产值10亿元。项目计划为国内外3C产品以及电动汽车产品大厂提供精密线路IC基板生产与测试。资料显示，浙江创豪半导体科技有限公司由韦豪创芯领投，致力于成为国内领先的高端倒装芯片封装基板制造企业。项目技术团队在上世纪90年代开始从事基板相关的研发与制造，项目战略合作伙伴包括韦尔股份、韦豪创芯、甬矽电子等。随着5G、物联网时代到来，芯片产能需求越来越大，芯片产业国产化成为未来趋势。与此同时，义乌也开始大力发展半导体产业。在“十四五”期间，义乌精准构建“4+X”产业体系（信息光电、新能源汽车及零部件、高端芯片及智能终端、医疗健康4个新兴产业，以及若干传统优势小商品制造产业）。为发展半导体产业，义乌编制完成了《半导体产业发展规划》和《芯片小镇行动计划》。据悉，围绕芯片半导体及智能终端产业，义乌组建了总规模超百亿元的多只产业基金，先后引进了瞻芯、芯能、安测、创豪等项目近20个，协议总投资近300亿元，义乌半导体产业链已初具雏形。“义乌发布”指出，浙江创豪半导体有限公司年产45万片高阶封装基板项目的开工将进一步促进义乌半导体产业发展壮大、迈向高端，为加快打造现代产业体系提供强力支撑、注入强劲动能。

当地时间9月6日，美国商务部发布了其战略，概述了该部门将如何从拜登总统上个月签署的2022年两党CHIPS法案中分配500亿美元。CHIPS for America计划将由国家标准与技术研究所（NIST）主导，将振兴美国半导体行业并刺激创新，同时在全国各地的社区创造高薪工作。“重建美国在半导体行业的领导地位是我们作为全球领导者未来的首付，”美国商务部长吉娜雷蒙多（Gina Raimondo）说。“美国的CHIPS将确保美国在支撑我们国家安全和经济竞争力的行业中继续保持领先地位。”发布的该战略概述了指导CHIPS美国计划的举措，战略目标和指导方向。该计划的四个主要目标是：⭕在美国建立并扩大国内领先的半导体生产，其中美国目前占世界供应量的0%⭕构建充足稳定的成熟节点半导体供应⭕投资于研发，以确保下一代半导体技术在美国开发和生产。⭕创造数以万计的高薪制造业工作岗位和十多万个建筑业工作岗位。这项工作将确保这些工作的渠道扩大到包括历史上没有机会参与该行业的人，包括妇女，有色人种，退伍军人和生活在农村地区的人。 该计划支持三个不同的举措：⭕对前沿制造业的大规模投资：CHIPS激励计划将针对大约四分之三的激励资金，约280亿美元，用于建立国内领先的逻辑和存储芯片的生产，这些芯片需要当今最先进的制造工艺。这些数额可用于赠款或合作协议，或用于补贴贷款或贷款担保。该部门仍在评估新颁布的先进制造设施投资税收抵免对资本支出的影响，这将产生参与者的大量额外项目投资，并将减少分配给前沿项目的CHIPS激励资金的必要份额。该部门将寻求建造或扩建制造设施的建议，以制造，封装，组装和测试这些关键部件，特别是关注涉及多条高成本生产线和相关供应商生态系统的项目。⭕成熟和最新一代芯片、新技术和特种技术以及半导体行业供应商的新制造能力：CHIPS激励计划将增加国内半导体在一系列节点上的生产，包括用于国防和关键商业领域（如汽车，信息和通信技术以及医疗设备）的芯片。该计划广泛而灵活，鼓励行业参与者制定创意提案。对于这一举措，该部门预计将获得数十个奖项，预计总价值至少为可用CHIPS奖励资金的四分之一，即约100亿美元。这些数额可用于赠款或合作协议，或用于补贴贷款或贷款担保。⭕加强美国在研发领域的领导地位的举措：CHIPS研发计划将投资110亿美元用于国家半导体技术中心，国家先进封装制造计划，多达三个新的美国制造研究所以及NIST计量研发计划。这一系列计划旨在为美国的半导体生态系统创建一个充满活力的新创新网络。实现这一愿景需要与学术界、工业界和相关国家合作，并需要多年的持续投资。该战略还为潜在申请者提供了明确的建议，加强了该部对推进长期战略目标的承诺，并确定了评估申请的标准。标准包括：⭕扩大规模并吸引私人资本：CHIPS激励计划将鼓励吸引相关供应商和劳动力投资的大规模投资。除了投入自己的重要资源外，还鼓励潜在申请人探索创造性的融资结构，以利用各种资本来源。⭕利用合作构建半导体生态系统： CHIPS激励计划将鼓励行业利益相关者，投资者，客户，设计师和供应商以及国际公司之间的合作。这种合作可以包括购买承诺、促成无晶圆厂设计的伙伴关系或供应商与生产商之间的合作。⭕获得额外的财政激励和支持，以建立区域和地方产业集群，以加强社区： CHIPS激励计划要求激励计划的申请人获得州或地方的奖励。该部门预计将优先考虑包括州和地方激励措施的项目，这些项目可以最大限度地提高区域和地方的竞争力，投资于周围的社区，并优先考虑广泛的经济收益，而不是对一家公司提供巨额财政捐助。⭕建立安全且有弹性的半导体供应链： CHIPS激励计划将优先考虑遵守信息安全，数据跟踪和验证标准和指南的项目，并在进一步开发和采用此类标准方面进行合作。⭕扩大劳动力管道以满足增加的国内产能劳动力需求：CHIPS激励计划将创造高薪工作，使所有美国人受益，包括经济上处于不利地位的个人和在行业中代表性不足的人群。该计划将优先考虑劳动力解决方案，使雇主，培训提供者，劳动力发展组织，工会和其他关键利益相关者能够共同努力。目标是创建更多的付费培训和体验式学徒计划，提供全方位服务，优先考虑创造性的招聘策略，并根据他们获得的技能雇用工人。⭕为企业创造包容和广泛共享的机会： CHIPS激励计划将优先考虑积极主动的项目，以确保小企业，少数族裔拥有，退伍军人拥有和妇女拥有的企业以及农村地区的企业从CHIPS计划产生的机会中受益。⭕提供稳健的财务计划：申请人将被要求提供详细的项目特定和公司级财务数据，以确保激励基金符合该计划的经济和国家安全目标，同时保护纳税人的钱。资助文件将为CHIPS美国计划提供具体的应用指导，将于2023年2月初发布。一旦可以负责任地处理、评估和谈判申请，奖励和贷款将以滚动方式进行。

近日，厦门云天半导体董事长于大全出席了第十三届纳博会。展会现场，仪器信息网就先进封装技术的发展现状、技术优势、材料设备的国产化现状等话题采访了于大全教授。于大全教授表示，与传统的以打线为代表的BGA等封装和框架类等封装方式相比，先进封装可以提供更高的I/O密度和更薄更小的集成方案......更多精彩观点点击查看视频：以下是对厦门云天半导体董事长于大全的现场采访视频：2022年3月1-3日，由科技部、中国科学院指导，中国微米纳米技术学会、中国国际科学技术合作协会、国家第三代半导体技术创新中心（苏州）主办，苏州纳米科技发展有限公司承办的第十三届中国国际纳米技术产业博览会（CHInano 2023）在苏州国际博览中心举行。本届纳博会为期3天，聚焦第三代半导体、微纳制造、纳米新材料、纳米大健康等热门领域，开设1场大会主报告、11场专业论坛、344场行业报告、22000平米展览、2场创新创业大赛，包括19位院士在内的300余位顶级专家、行业精英齐聚一堂，新技术、新产品、新成果集中亮相，为大家奉上一场干货满满、精彩纷呈的科技盛会，推出专业论坛、创新赛事、沉浸式游学等系列活动，全方位释放大会红利，推动产业生态建设，共绘美好发展蓝图。回望过去，寄语未来。展会现场，仪器信息网采访了15位专家、厂商代表，分别谈了各自的与会感受以及他们眼中中国半导体、MEMS、OLED、半导体设备、科学仪器、微流控、封装技术等产业的发展现状和前景展望。

有媒体报道，华为Mate50将支持卫星通信，另外，华为消费者业务CEO余承东在Mate50预热视频中直言，华为即将发布一项“向上捅破天”的技术，对此，华为一内部人士证实，9月6日发布的Mate50确实将支持卫星通信，这意味着华为将抢先苹果在手机上实现卫星通讯。有券商研报称，华为Mate50系列要用卫星通信：通过北斗发送紧急短信。业内人士猜测，Mate 50系列将搭载北斗的短报文服务。对此，9月5日晚，国内独立第三方集成电路测试技术服务商利扬芯片(688135)公告，公司近期已完成全球首颗北斗短报文SoC芯片的测试方案开发并进入量产阶段，短报文芯片由战略合作伙伴重庆西南集成电路设计有限责任公司设计研发，公司为该芯片独家提供晶圆级（ChipProbing，下称“CP”）测试服务。对于该事件对公司影响，利扬芯片表示，公司拥有短报文芯片测试解决方案并可提供独家晶圆级量产测试服务，随着该款芯片测试实践推出的“北斗射频基带一体化芯片测试方案”，进一步丰富了公司测试技术服务的类型，满足北斗导航、射频、基带等一系列芯片的测试需求。新技术有助于巩固和提升公司的核心竞争力和市场地位，服务更多优质客户，预计对公司未来的市场拓展和业绩成长性产生积极的影响。值得一提的是，利扬芯片称，公司本次研发的短报文芯片测试方案在后续量产测试技术服务过程中，不排除未来受市场需求、市场拓展、市场竞争等影响，目前该芯片的测试技术服务对公司2022年营业收入贡献影响较小，对公司未来营业收入和盈利能力的影响程度具有一定的不确定性。据了解，利扬芯片是一家独立第三方集成电路测试公司，专注于测试领域的研发，聚焦于芯片电子电路、性能、逻辑功能、信号、通信、系统应用等技术，在产业链的位置为独立第三方，仅提供专业测试服务，测试报告更加中立、客观。

记者11日从量子计算芯片安徽省重点实验室获悉，本源量子计算科技(合肥)股份有限公司科研团队成功研制出第一代商业级半导体量子芯片电路载板，填补了中国在该领域的空白。量子计算机具有比传统计算机更高效的计算能力和更快的运算速度。其中，半导体量子计算因其自旋量子比特尺寸小、良好的可扩展性与现代半导体工艺技术兼容等优点，被视为有望实现大规模量子计算机处理器的路线之一。据量子计算芯片安徽省重点实验室副主任贾志龙介绍，本次研发成功的半导体量子芯片电路载板最大可支持6比特半导体量子芯片的封装和测试需求，使得半导体量子芯片可更高效地与其他量子计算机关键核心部件交互联通。该载板高度集成的各类量子功能器件和电路功能单元，极大地提升了量子芯片的操控性能。“量子芯片载板是量子芯片封装中不可或缺的一部分，量子芯片的载板就好比城市的‘地基’。”贾志龙说，这款半导体量子芯片载板可以大大节约半导体量子计算技术路线的研发生产成本。该科研团队技术起源于中国科学院量子信息重点实验室，在量子芯片设计制造领域深耕多年，此前已发布量子芯片工业设计软件“本源坤元”，自主开发激光退火仪、无损探针仪等量子芯片工业母机。

新一代超高灵敏度半导体芯片失效分析热成像显微镜日前在美国问世，于2014年3月18日慕尼黑上海电子展上在大中华区发布并在中国大陆，台湾和香港同步上市，由孚光精仪公司负责该区域销售和售后服务。新一代热发射显微镜采用锁相热成型技术，可探测到1mK (0.001°C) 的器件温度变化，可探测到 100 μW 的功率变化。据悉，这种热发射显微镜可快速定位半导体器件的温度异常点，从而找到漏电等失效点位置。这种热发射显微镜不需要对器件表面处理，可对裸器件和封装器件失效分析，也可定位SMD器件的低功率位置，比如电容泄露测试。除了失效分析之外，这套热发射显微镜还具有器件的真实温度测量功能，以及结点温度，热阻和芯片黏着 Die Attach分析功能。详情浏览：http://www.f-opt.cn/rechengxiang/hongwaixianweijing.html应用领域：器件漏电分析栅极和漏极之间的电阻短路分析封装器件的复合模具短路分析Latch-up点定位金属性短路分析缺陷晶体管和二极管定位分析氧化层击穿SMD元件漏电分析特色和功能超高灵敏度失效点定位堆叠芯片的缺陷深度分析真实温度测量结点温度测量封装和裸露器件分析正面和背面分析检测芯片粘接问题

5月29日消息，马来西亚总理安瓦尔在本周二的“2024 年东南亚半导体展”启动仪式上，公布了该国的“国家半导体产业战略”（NSS），计划直接向该国半导体产业提供至少250亿令吉（约合53亿美元或人民币385.3亿元）的补贴，并吸引至少5000亿令吉（约合1062亿美元或人民币7705亿元）的本土及外国的企业投资，主要投向芯片设计、先进封装和半导体制造设备等关键领域。显然，马来西亚是希望通过提供53亿美元的半导体补贴，来撬动约1062亿美元的半导体投资。虽然53亿美元的补贴并不多，但是凭借马来西亚在半导体产业链当中的关键地位及当地半导体产业的集群优势和成本优势，特别是在中美科技战及地缘政治冲突影响下，已经是成为了众多半导体厂商供应链多元化布局的一大战略要地。三个阶段，五个目标具体来说，由国际贸易及工业部（MITI）牵头的国家半导体战略（NSS）将会分三个阶段：第一阶段，利用马来西亚现有的行业产能和能力来支持外包半导体组装和测试（OSAT）的现代化。第二阶段，将专注于尖端逻辑和存储芯片的设计、制造和测试。第三阶段：将继续加倍投入，以支持马来西亚企业发展成为世界一流的半导体设计、先进封装和制造设备公司。在这三个阶段计划的基础上，马来西亚政府也提出了五个目标：1、吸引了5000亿令吉的投资，专注于IC设计、先进封装和晶圆制造。其中，马来西亚国内直接投资（DDI）的主要重点将放在集成电路（IC）设计、先进封装和半导体制造设备上。而外国直接投资（FDI）将以晶圆制造和半导体制造设备为重点的。值得一提的是，为了发展本土IC设计产业，马来西亚还在雪兰莪和槟城推出了两个IC设计园区，以提升该国在设计领域的全球地位，促进经济增长，并创造高价值就业机会。雪兰莪 IC 设计园将提升马来西亚在全球行业中的地位，而槟城峇六拜工业园占地 100 万平方英尺的全新 IC 设计和数字园则凸显了该州对创新、行业增长和人才吸引的承诺。2、建立至少 10 家本土芯片设计和先进封装公司，营收在 10 亿至 47 亿令吉之间，以及至少 100 家本土半导体相关公司，营收接近 10 亿令吉，为马来西亚工人创造更高的工资。3、与世界一流的大学和企业研发合作，将马来西亚发展成为全球半导体研发中心。4、培训和提高60000名马来西亚高技能工程师的技能。5、分配至少250亿令吉的财政拨款支持用于定向激励。安华还表示，为重申大马致力于成为半导体行业全球领导者的承诺，国家半导体战略任务组（NSSTF）将与国际贸易与工业部（MITI）下属的工程、科学与技术合作研究机构（Crest）作为秘书处，专注于促进创新、提高研发能力，并推动半导体技术商业化。“为了保持灵活性和敏捷性，NSS 将是一份动态文件，并根据需要不断发展，但我们始终坚定不移地希望通过我们的半导体产业，让马来西亚成为全球主要参与者，为所有人提供可访问的技术。”安瓦尔补充道。中美芯片战之下，马来西亚半导体产业发展加速虽然马来西亚并不属于传统意义上的科技强国，但是马来西亚却是世界前七大半导体产品出口地之一，也是全球半导体封装测试的主要中心之一。根据United Nations的数据显示，自2002年以来，马来西亚的集成电路出口份额一直是处于全球前列的位置。2018年马来西亚的集成电路出口份额已经超过了日本，与美国相当。根据资料显示，东南亚在全球封装测试市场的占有率为27%，而其中仅马来西亚就贡献了其中的一半（13%）。根据statista的数据显示，自2015年以来，马来西亚的半导体封测收入呈现出持续快速的增长，2019年已经达到了287.6亿美元。当然，除了封测之外，马来西亚也有一些在当地设计生产和销售的IDM公司。据不完全统计，目前，马来西亚有超过50家大型半导体公司，其中大多数是跨国公司（MNCs），包括英特尔、AMD、恩智浦、德州仪器、ASE、英飞凌、意法半导体、瑞萨、安世半导体、日月光、X-FAB、AVX、佳美工（Nippon Chemicon）、松下、村田等，大都在当地建立了自己的封测或元器件制造工厂。除了国际厂商以外，马来西亚本土的封测厂还包括Inari、Unisem（2018年已被华天科技以29.92亿元收购）等。另外，中国台湾地区的被动元件厂商华新科、旺诠、奇力新、广宇，在马来西亚也均设有工厂。近年来，随着新冠疫情、中美贸易战的影响，以及美国出台一系列出口管制政策限制中国半导体产业的发展，由此也引发了全球半导体供应链的重组，越来越多的半导体厂商开始加码投资马来西亚这个拥有半导体制造业集群优势的国家。比如，在2021年12月，英特尔宣布在马来西亚投资64.6亿美元，扩大其在槟城和吉打州先进封装能力；2021年12月，日本的罗姆半导体宣布在马来西亚的子公司投建新厂房，以扩大模拟LSI和晶体管的产能；2021年12月，安世半导体马来西亚芙蓉后端工厂开工建设，计划将该工厂的功率半导体产能提升85%；2022年2月，英飞凌宣布斥资逾20 亿欧元，在马来西亚居林工厂建造第三个厂区，用于生产碳化硅（SiC）和氮化镓（GaN）功率半导体产品；2022年5月，马来西亚科技公司Dagang Nexchange对外宣布，将与鸿海集团子公司BIH签订合作备忘录（MOU），双方将成立合资公司，在马来西亚兴建与营运一座12吋晶圆厂，月产能规划4万片，锁定28/40nm成熟制程；2022年11月，中国台湾封测大厂日月光宣布，在马来西亚槟城举行新的半导体封测厂（四厂及五厂）动工，新厂房计划于2025年完工。日月光表示，将在5年内投资3亿美金，扩大马来西亚生产厂房，采购先进设备，训练培养更多工程人才。2023年6月，德州仪器宣布，将投资额高达146亿令吉，分别在马来西亚吉隆坡和马六甲各自兴建一座半导体封测厂，预计这两座工厂最早将于2025年投产；2023年8月，博世宣布已在马来西亚槟城开设了一个新的芯片和传感器测试中心，耗资约6500万欧元。并计划在下一个十年中期，在此基础上再投资 2.85 亿欧元。根据FT的报道，2023年马来西亚的外国直接投资总额达到了128亿美元，超过了2013年至2020年七年的总和。最新的数据显示，马来西亚的电气和电子行业产值占据了全球后端半导体产业的 13%，在该国出口额当中的占比高达 40%，并在 2023 年对该国 GDP 贡献占比约 5.8%。为了发展半导体产业，马来西亚此前就推动了新的工业总体规划（NIMP）2030，希望发展更多的前端制造能力，例如集成电路设计、晶圆制造、半导体机械和设备制造。而此次马来西亚出台“国家半导体产业战略”则是进一步细化了该规划的实施步骤，并提供了资金支持。“今天，我将我们国家作为最中立、最不结盟的半导体生产地点，以帮助建立更安全、更有弹性的全球半导体供应链。”安瓦尔强调：“无论您是投资者、主权财富基金、制造商、工程师还是政策制定者，我们都欢迎您加入我们的变革之旅，共同为马来西亚和世界打造更具包容性、更具弹性和更具影响力的半导体未来。”

随着科技进步，智能化产品与日俱增。从电脑、智能手机，再到汽车电子、人工智能，如今在我们的生产生活中已随处可见。它们之所以能够得以发展，驱动内部收发信号的半导体芯片是关键。 我们这里讲的半导体为IC（集成电路）或者LSI（大规模集成电路）。制造的芯片可以分为逻辑芯片、存储芯片、模拟芯片、功率器件。根据摩尔定律，每18-24个月，集成电路上可以容纳的器件数目就会增加一倍，这将让更多的科技应用逐步实现，并得以优化。应用场景和市场的扩大，半导体芯片的需求无疑也会随之增长，对其质量则有了更高的要求。 比如汽车行业，除了传统的汽车电子，目前也有许多目光投向了自动驾驶。像这样高度涉及人身安全的车用芯片，在高温、低温、受潮、老化、长期工作等因素下，性能都必须保持稳定。所以，无论从半导体芯片的研发设计，再到前道工序，后道工序，甚至最终投入使用，每一个流程都需要有必要的检测来护航。 芯片制作流程概括性示意 对于芯片制造商来说，单纯知道芯片是否达标，以此来淘汰坏品保证输出产品质量，是远不够的。还需要“知其所以然”，保证良率，追根溯源，节约成本的同时给企业创造更高的效益。所以围绕着这个主题，将进行一系列的检测，我们将此称为半导体失效分析。它的意义在于确定半导体芯片的失效模式和失效机理，以此进行追责，提出纠正措施，防止问题重复出现。失效分析检测简直就像一场“追凶”之旅。通过初步证据锁定嫌疑范围，再通过各种方法获得更多证据，步步锁定，拨开层层“疑云”去获得最终的真相。检测流程上，一般来说，制造商会首先对待测半导体晶圆（wafer）或裸片（die）实施传统的电性测量。一方面来确定芯片是否有故障的情况存在；一方面，若故障确切存在，也可以为后续失效分析提供必要的信息。 已经过诸多工艺处理后的晶圆（wafer），裸片（die）即从其切割而来 但想达到溯源的目的，仅凭传统的电性测试是远不够的。还需要进一步了解缺陷具体存在的位置，甚至还原出失效的场景、模式，用以了解失效机理。这也就是在半导体失效分析中重要而困难的一项，缺陷定位。失效分析工程师结合测试机测得的失效模式以及其他故障信息，可以初步判断需要采取的定位方法，然后不断结合获得的新数据，逐步推测出失效发生在芯片的哪层结构中，及其根本缘由。缺陷定位 而半导体工艺日新月异发展飞速，制程上，从70年代的微米级芯片早已经提升至纳米级芯片。芯片层数增加和晶体管数量的急剧增加，让失效点越来越难以发现。不断提升的集成度，对检测设备的性能提出了更多的挑战。1971年到2000年，英特尔芯片的发展 挑战 1：更高的弱光探测能力 首先，芯片集成化程度越来越高，芯片的层数也将逐渐增多，电路会变得越来越细，电压要求也随之降低。因此，在检测过程中，故障处可能发出的光信号就变得微弱，再加上层数的叠加，光信号将再次被削弱，这要求检测仪拥有更高的弱光探测能力。挑战 2：更多检测功能 不断提高的集成度在带来了日趋强大的芯片功能外，也让可能出现的故障风险变得更多。一旦出现失效，其故障原因亦可能更加复杂。因此，在失效定位时，需要发展出更多、更细化的测试方法和功能模块，去对应这样的变化。 挑战 3：无损检测技术的推进 对于出现问题返厂的成品芯片，一般会在完成一系列无损检测（如X射线检测），以及打开封装后的显微镜检查后，再进入到传统电性测试这一步。对于愈加高集成化、紧凑的芯片来说，打开封装时内部裸片受损的可能性会增大，而这一步亦是不可逆的。受损后，失效模式将难以还原，继而无法得出失效的真正原因。因此，需要时，可以尽量达到无损检测，也是给失效定位提出的又一挑战。 早在30余年前，滨松就开始了在半导体失效分析应用中的研究。1987年，推出了第一代微光显微镜，并在此后逐渐组建起了专门针对半导体缺陷位置定位的PHEMOS系列产品。针对应用中呈现出的诸多要求，滨松亦在技术上做出了进一步的开发。 滨松半导体失效分析系统PHEMOS系列 为了增强微光探测能力，滨松开发了C-CCD、Si-CCD、InGaAs等多类高端相机。用户可根据样品制程和结构，选择不同的相机加装在设备中。 IPHEMOS-MP的信号侦测示意 除了相机以外，滨松还不断为PHEMOS系列开发出了新的功能模块，实现更多元、更深入的检测，以应对越来越复杂的故障原因： 可通过Probing的方式给样品加电，广泛适用于从prober card到12英寸wafer的测试； 可搭载波长为1.3 μm的激光，实现OBIRCH（Optical beam induced resistance change 激光诱导电阻改变测试）。也可选配其他光源，将样品连接测试机进行DALS, EOP/EOFM测量，实现样品的动态缺陷检测分析。通过这些诱导侦测方法，能有效的截获因温度、频率、电压的改变而导致sample时好时坏的困扰； 可选配Laser marker功能，方便后续分析。Laser marker为脉冲激光，可自定义设置打点位置、次数、能量强度、打点形状等； 可选配Nano lens & Sil cap，从样品背面观察内部结构。Nano lens & Sil cap在工作时会与样品表面完全接触，增加了图像的清晰度，提升了分辨率便于观察更细的线路。搭配Nano lens的使用，用户还可以选配tilt stage，将样品调平，增强信号侦测强度 除了Emission功能外，PHEMOS系列还具备Thermal的功能模块。通过配备InSb材料的高灵敏度热成像相机，可探测发射热点源，方便用于package样品侦测，不需要给待测品去除封装，实现无损检测。设备可以同时满足给样品加多路电，有效降低噪声提升信号敏感度。（可提供单独拥有此功能的Thermal-F1）高灵敏度热成像相机 C9985-06 半导体制造涉及众多工序，过程复杂。除了失效分析以外，滨松还有众多产品都被应用在了其中，以保证生产制造的顺利进行以及产品的质量。以沉淀了60余年的光子技术，为半导体制造提供支持。

据国外媒体报道，两位知情人士5月28日透露，美国芯片制造商德州仪器收购中国一个芯片测试和封装工厂的谈判已经进入最后阶段，估计该协议可能在两个月内完成。 　　据悉，上述工厂位于四川省成都市，价值约5亿美元。其中一位知情人士称：“成都市政府目前正与德州仪器就细节问题进行磋商。”目前中国最大的芯片制造商——中芯国际正按照与成都市政府的协议代管上述8英寸芯片工厂。 　　随着经济复苏，德州仪器正寻求扩大其运营以准时完成客户的订单，该公司正在德州建设一个新的工厂，一旦建成，其产能将一番。目前中国政府正尝试鼓励沿海城市和省份的投资向内陆转移，因为沿海地区的生活成本正快速上升。 　　德仪此前公布的第二季财报预测，超过华尔街分析师的预估，并表示，所有产品线的芯片需求都显现强劲，各个区域都呈现增长 　　中芯国际则连续15个季度亏损。该公司首席执行官王宁国日前表示，使公司恢复持续盈利是其首要任务，预计年底前可能摆脱亏损，因业务改善且接近释放全部产能。 　　中芯人士拒绝对此消息进行回应；德州仪器则无法立即发表评论。 　　中芯国际周五收盘时报0.67港元，上涨4.7%远高于恒生指数的1.7%的涨幅。该股今年已经上涨超过三分之一。

2000年入行，总觉得自己对“电镜”的认知再正常不过了，直到接触了半导体行业和芯片的量测，才知道在这个电镜的细分领域，早已是独立王国，“自成一体”了，这个“王国”的特征就是有了自己的“行话语言”；对于不太熟悉这些行话的半导体小白，一开始就跟听“黑话”没什么两样。从“正常“电镜人的讲话入手，带点粒子束显微仪器Charged Particle Microscopy和设备中的以电子束ebeam做光源的，可以做显微成像和显微分析，叫Microimaging & Microanalysis；这要是到了半导体的Fab就要讲“黑话”了：在线检测关键线宽Critical Dimension的电镜要叫“Metrology”，对应的专用设备叫“CD-SEM”；离线检测wafer缺陷的Defect要叫“Inspection”，对应的专用设备叫”EBI“；最后还要专门做最后的缺陷复检叫“Review”，对应的专用设备叫”Review-SEM“或”EBR“。这里提到的“Fab”里的是Fabrication的缩写，正常讲是"加工"或"制造"的意思，和Manufacture一样；到了半导体的Fab就特指“晶圆制造厂”了，就是制造集成电路IC Integrated Circuit的厂子，其中制程，又叫技术节点、或工艺节点Technology Node高的俗称就叫芯片了；所以我们经常听到的芯片，就是一种高制程的集成电路了；Fab就是这个制造流程的前道工序发生的地方，属于“Foundry”，就是我们常说的芯片代工厂了，也就是接受了客户委托，生产客户自有权利的芯片产品的厂子了；具体点说，就是客户提供光罩Mask，又叫光掩模，母版，交由Foundry来生产制造；造好了的wafer就叫Chip，再拿去切割Dicing、封装Packaging、和测试Testing，最后出来的最小销售单位就是芯片了；拥有芯片自主产权的公司Fabless，将成品出售给客户，并向Foundry支付代工费用；这种纯粹代工，不涉及销售的方式在国际间较通常的称呼就叫硅代工Silicon Foundry；而在另一端，只做设计和销售的公司不做Fab，所以叫Fabless，拥有芯片的IP Intellectual Property；或者你财大气粗，从芯片设计到制造、封装，直到最后销售，什么都包圆的，就叫IDM Integrated Device Manufacture了；简单可以理解为：Fabless+ Foundry=IDM。我们知道，晶圆和wafer是一码事，尚未被“刻”的原材料wafer黑话又叫“大硅片“；做半导体材料的各个分支里，把沙子变成硅单晶棒的工序，黑话叫”拉棒“，再磨外圆、切片、倒角、打磨、进扩散炉，做成12”，或8英寸或6 Inches的wafer，送进Foundry里的Fab厂；Foundry里有精密的各类前道加工设备，加上细心的作业，最后出来的Chip才能达到艺术品一样的品质；Fab在Foundry内部也叫"晶圆区"，如进去"Fab"之前须穿上防尘衣，等等；拜登一行在520刚穿着西装参观了三星的Fab，让人大跌眼镜；行家的解读是至少三个意思：一是给LAM和KLA打了广告；二是AMAT总是妄想和TEL合并之后迁都荷兰，这次特意让AMAT一面都不漏，给它提个醒，敲打一下；三是在最先进的存储产线居然不穿净化服，肯定人走了之后要花时间重新除尘，如果不是摆拍，三星产能肯定受到影响，正好借机宣布下一轮涨价；一趟政治意味浓重的参观又带出了一堆“黑话”，这次的都跟半导体设备厂家有关：AMAT就是Applied Material，又叫应用材料；LAM是“Lam Research”，又叫泛林半导体；KLA就是“KLA-Tencor”，又叫科磊；TEL就是“Tokyo Electron Limited”，又叫东京电子。作为半路出家的半导体人，好不容易把上面这些“黑话”掰扯清楚了，哪知道拔出萝卜带出泥，一条“黑话”需要更多的来支撑，所以新的又来了一大堆；在上面提到的Fabless设计领域，有个充满“痞气”的黑话叫“流片”，又叫 TapeOut；实际指的就是芯片的“试生产”；就是说设计完集成电路以后，先生产几片几十片，只供测试用；如果测试通过，就照着这个样子开始大规模生产了；上面提到的Mask，可以叫光刻掩模版；如果把光刻芯片工序看作“印钞”，Mask就是印刷的模板，这个“母版”就是半导体制程中的“印钞”模具；制造一颗芯片要用到的Mask绝对不止一张，现在的高级制程很容易就超过20张的；简单理解就是基本每加一层堆栈就上了个光罩，20层堆栈Multi-Patterning的芯片很可能需要20张Mask，每一层刻蚀完成就换上一张Mask；值得一提的是，在换下一张的Mask曝光之前，就是芯片多层堆栈结构量测的节点；前面提过，量测的对象是关键线宽，又叫关键尺寸，这里最关键的尺寸是LG Length of Gate，也就是要必须用到CD-SEM的节点了；场效应晶体管FET Field Effect Transistor制程中率先需要被安排在最底层的的三极结构中，通过掺杂Doping，使源极Source电性与底材P-Si相反的，就是漏极Drain，“黑话”也叫汲极；源漏之间的栅极Gate，充当开关的作用，所以又叫闸极；Gate不能太宽，更怕太窄，是关键尺寸量测的大头。芯片的良率，又叫Yield，的好坏取决于关键线宽的准确度；慢着，“Yield”不是我们“正常人”熟悉的术语“产额”吗？比如大家耳熟能详的二次电子SE和背散射电子BSE的产额……；所以这里需要吐槽的是，半导体的“黑话”是可以粗暴“跨界”的。上面提到的更换Mask之间的CDSEM线上检测，半导体“黑话”叫AEI蚀刻后检查，即After Etching Inspection；这个工序发生在刻蚀制程中光阻PR去除前和去除后之间，分别对产品实施主检或抽样检查；目的有四：一是提高产品良率Yield，避免不良品外流；二是达到品质的一致性和制程的重复性；三是显示制程能力的指标；四是防止异常扩大，节省成本。通常AEI检查出来的不良品，非必要时很少做修改；因为除去氧化层或重长氧化层可能造成组件特性改变可靠性变差、缺点密度增加、生产成本增高，反而事与愿违，导致整体良率降低。再回来接着聊“流片”Tape out这个词，虽是“黑话”，但也不是能随便用的，往往在实验性生产和验证性生产中才用“流片”这个词；一般来说Tape out的模式有2大类：一类是多家拼一起的MPWMulti-Project Wafer，另一种是专用的全晶圆流片；前者因为成本低，一般实验流片用；后者成本高，一般用于批量生产。关于MPW，可以参考上海集成电路促进中心（ICC）的相关业务介绍：2010年1月21日，上海集成电路技术与产业促进中心就推出了这个“多项目晶圆”，也就是MPW服务了；可不要小看这个服务，MPW可以使流片费用降低九成以上；对广大的中小型Fabless初创企业是一大福音。这里顺便提一句，自从“川建国”同志到任之后，国内的Fabless公司一再蹿升，已经有了近万家了。下节我们接着聊些有趣的半导体“黑话”，我们会更加深入芯片制造的世界......

近日，中芯热成科技（北京）有限责任公司（以下称“中芯热成”）完成数千万元Pre-A轮融资。此轮融资交易于2023年1月初完成，中芯热成总经理刘雁飞介绍，“募集资金将用于胶体量子点红外探测器8英寸晶圆级芯片及模组生产线的建设及产品的应用研发，可在工业、航天、汽车、消费电子等领域实现应用，为红外成像芯片在多领域提供全新技术架构及解决方案。”据悉，本次投资由深圳一元航天私募股权基金管理有限公司〔原：航天科工股权投资基金管理（深圳）有限公司〕领投，方正和生及泰有基金跟投，一苇资本担任融资顾问。资料显示，中芯热成于2021年在北京成立，专注于低成本、高分辨率胶体量子点短波及中波红外成像芯片解决方案，以期改变我国红外芯片“用不起”、“看不清”且长期依赖进口的产业现状。中芯热成于2022年7月通过科技型中小企业认定，并于同年荣获国家级高新技术企业认定。“公司目前具备材料合成、芯片微纳加工、光电测试、芯片封装、环境试验及系统测试等核心能力。”刘雁飞说。“胶体量子点红外技术的创新与突破，为我国红外芯片领域填补了新体制技术空白，更对众多行业的发展起到推动作用。”在谈及中芯热成的技术优势时，刘雁飞表示，“短波红外与中波红外探测器长期以来存在成本高、产量低的问题。中芯热成依托自研量子点技术路线，将大幅降低芯片成本，解决行业成本痛点，推动工业分选、高光谱成像、半导体叠层封装及气体探测等领域技术升级。”

利扬芯片12月7日公告，为把握市场机遇，公司结合现阶段集成电路测试产能的经营情况和未来业务发展战略需要，公司全资子公司上海利扬创芯片测试有限公司拟在上海市嘉定区购置土地使用权建设“集成电路芯片测试工厂项目”。投资总额 69,000 万元人民币，项目达产预计年营业收入额为人民币 50,000 万元。

周日公布的数据显示，由于 SK 海力士对英伟达的出货量增加，韩国对台湾的芯片出口激增。根据韩国产业通商资源部与韩国贸易协会统计的数据，今年1至6月，韩国对台存储芯片出口额达42.6亿美元，较去年同期增长225.7%。同期，全国存储芯片出口总量同比增长88.7%。业内消息人士称，全球第二大内存制造商 SK 海力士被认为已经整体推动了内存出口，因为该公司越来越多地将其高带宽内存芯片运往台湾。台湾是全球晶圆代工领导者台积电 (TSMC) 的所在地，也是美国芯片巨头英伟达 (Nvidia) 的主要合作伙伴。无晶圆厂芯片设计公司 Nvidia 将其图形处理单元的生产委托给台积电。这家台湾公司将 GPU 与 SK 海力士和美光科技提供的 HBM 芯片一起封装，为 Nvidia 生产 AI 加速器。目前，SK海力士是唯一一家向Nvidia供应HBM芯片的韩国芯片制造商。全球第一大内存芯片制造商三星电子也正在进行资格测试，以供应其第五代HBM3E芯片。数据显示，自2010年以来，韩国每年对台湾的内存芯片出口额一直在10亿美元至40亿美元之间徘徊。今年，这一数字可能会超过创纪录的80亿美元。台湾曾是第五大存储芯片出口市场，今年上半年已超过越南和美国，跃居第三位。从周日公布的统计数据可以看到，今年第二季度，半导体和汽车占韩国出口总额的 31.7%，创下历史新高。根据韩国贸易协会的数据，4月至6月，半导体占韩国出口量的20.3％，其次是汽车，占11.4％。芯片和汽车合计占韩国出口总额的 31.7%，创下历史新高。此前的最高纪录是今年第一季度的 29.7%。这两个板块的出口总额达到543亿美元，创下了季度新高。这些改善归功于半导体市场的复苏。去年第一季度和第二季度芯片出口占韩国出口总额的13.6%和14.5%，但今年随着平均销售价格的提高和内存需求的飙升，芯片出口占比出现反弹，第一季度芯片出口占比升至19%，第二季度芯片出口占比升至20.3%。市场分析师预测，受存储芯片价格上涨和人工智能（AI）处理器存储芯片计划交付的推动，今年下半年半导体需求将强劲复苏。韩国领先的芯片供应商三星电子和SK海力士公布第二季度业绩强劲，并预测下半年AI服务器和设备上AI服务的先进内存芯片需求将稳定增长。