专家约稿|微电子大马士革工艺的发展现状
微电子大马士革工艺的发展现状赵心然中科芯集成电路有限公司随着“摩尔定律”逼近物理极限，前道晶圆制造的特征尺寸发展进程变慢，后道布线能力的升级成为提升集成电路密度的关键，而大马士革工艺是晶圆级再布线技术下一阶段需要引进的重要工艺，不仅可以将线宽/线距从PI-Cu 5/5 μm缩减到亚微米级别，还可以利用SiO2基介质材料加工工艺进一步提升再布线层的可靠性，甚至可以推进混合键合先进封装技术的加速落地。针对大马士革工艺，本文将对其工艺原理、流程、难题与突破进展进行总结，便于在封装领域中落地，将会为后道制造更精细的再布线提供新的思路。1 前言半导体产业初期，都是以铝（Al）作为互连材料，后来为了减小互连线的电阻、减轻电子“跳线”现象、避免电迁徙效应，IBM公司首先提出了以铜（Cu）作为互连材料，由于该工艺方法与2500多年前的叙利亚大马士革城铸剑工艺有异曲同工之妙，故以“大马士革”（Damascene）命名。大马士革工艺已经被广泛应用到了微电子工业中，大致思路是，先利用离子刻蚀、光刻蚀等技术在硅片上刻蚀好沟槽和通孔，然后将Cu电镀进入凹陷的硅片中，最后用化学机械抛光（CMP）将多余的Cu磨平，获得嵌有Cu线路的平整硅片。这种镀铜思路最早应用于前道PCB板上Cu线路的制造，虽然目前的工艺极限可以实现4 nm以下线宽，但28 nm被认为是收益最高的线宽，后来大马士革逐渐被中道和后道封装工序采用，来生产比引线键合、倒装、再布线+凸点等方法更加精细的封装系统。一方面，大马士革工艺的布线尺寸可以做到很小，目前已经可以做到几纳米的Cu线宽和焊盘，这是引线焊点、植球/植柱等毫米、微米级连接点所不能比的，这样就可以实现更高密度的互连；另一方面，它不仅可以用来制造2D方向上的沟槽，还可以制造3D方向上的通孔，这对2.5D/3D封装技术的发展也有促进作用。利用了大马士革的最具有代表性的封装技术就是Xperi公司的混合键合（Hybrid bonding），利用极其光滑的表面上的分子间作用力，直接将两个布有大马士革Cu线路的硅片“面对面”相互连接，这种工艺巧妙避开了植球/植柱、转接板、底填胶、引线等各类键合中间物体，在一定程度上模糊了前道和后道的界限。综上，大马士革工艺的精度直接影响了各类3D封装的精度，对微电子工艺一体化至关重要，是未来先进封装必不可少的一个环节，所以研究开发高精度大马士革工艺是很有意义的。2 大马士革工艺当芯片特征尺寸（线宽）达到25 μm以下时，会产生Cu线路间寄生效应，阻容（RC）耦合增大，信号传输延迟、串扰噪声增强、功耗增大、发热增加，器件频率受到抑制。线路之间的介质介电常数（k）对解决上述问题很关键，k值由公式k=Cd/(ε0A)计算，其中ε0为真空电阻率8.85×10-12 F/m，C为电容，A为电极面积，d为膜厚，均使用国际单位。为了减少寄生电容，现在经常使用多孔SiO2、掺氟SiO2（FSG）、掺氟聚酰亚胺（F-PI）等低介电常数材料（Low-k材料）。对于k值是否足够低，业界有以下定义：广义上，k低损耗、低漏电流、高击穿场强、尺寸稳定性、各向异性力学高附着力、高硬度、低应力、高机械强度热学高热稳定性、低热膨胀率、高热导率化学低释气量、耐腐蚀性、不与金属反应、低吸水性通俗地讲，大马士革工艺就是在Low-k介电材料上刻蚀出凹痕并电镀Cu的过程，并不会刻蚀较深的Si晶圆。IBM最早的大马士革工艺称为铜质双重镶嵌，所谓“双重”，即需要刻蚀出通孔和沟槽两种形状，在这两种形状中溅射Ti、Cu种子层，再电镀出Cu互连线，故该工艺也常被称为“双大马士革”（Dual-damascene）。通孔用于垂直方向的互连，直径小；沟槽用于平面方向的互连，直径大。此处的通孔与硅通孔技术（TSV）不同，大马士革刻蚀的是以SiO2为主要成分的介电层材料，而TSV刻蚀的是Si晶圆，由于Low-k介电层很薄，所以大马士革通孔的深度远不及TSV通孔。大马士革工艺有三种路径选择：1）先通孔后沟槽；2）先沟槽后通孔；3）自校准同步沟槽通孔。其中，2、3两种路径分别因为沟槽中的光刻胶堆积效应和校准工艺难度大而被逐渐淘汰，目前应用最广的是第一种先通孔后沟槽的工艺路径，该路径中沟槽刻蚀是最困难的。如图2-1所示，Cu线上方一般会有两层Low-k介电材料，中间夹有一层阻挡层用于更好地刻蚀出沟槽。整个刻蚀流程为，先在Low-k介电材料表面涂覆PR胶，曝光显影后，干法刻蚀穿透表面硬阻挡层和中间阻挡层直达底部SiN阻挡层，然后重新涂覆一层PR胶，使通孔中保留少量PR胶，刻蚀出沟槽，最后洗去PR胶。中间的阻挡层方便通孔和沟槽的分步刻蚀。图2-1 先通孔后沟槽的刻蚀方法示意图当前上海华力微电子有限公司还发展出了一体化刻蚀方法（All-in-one，AIO）[1]，即把上述流程中的通孔刻蚀、去除光刻胶、沟槽刻蚀三个步骤合为一体，在同一道工序中完成，具体工艺流程如图2-2所示，其优点是仅需要3步即可完成，与传统的先通孔后沟槽的工艺质量相比，其在小平面控制、光刻胶选择比、通孔边缘粗糙度等方面也有着较大的优势。图2-2 一体化刻蚀方法示意图目前大马士革工艺对光刻精度的要求越来越高，由于Low-k材料是多孔材料，质地较软，容易在高能量的刻蚀下出现侧壁弯曲、阶梯、栅栏等缺陷，故对射频能量、气体流量、压力的控制要求极高，需要经过大量理论计算和实验才能摸索出最优化的光刻条件。不只是光刻，整个大马士革工艺中存在着各种各样的难题，电镀、清洗、等离子体刻蚀、磨平抛光等各个环节都需要精雕细琢，才有助于实现高质量、高可靠性的电路互连，也为大马士革工艺在封装领域的应用奠定良好的基础。以下介绍各类前沿难题与突破，综合论述大马士革在应用时要重点关注的问题。3 难题与突破3.1 低电阻通孔制备难题[2]与沟槽布线相比，大马士革通孔线宽更窄，所以很容易产生更大的电阻，对电信号传输造成损耗。为了解决通孔电阻过高的问题，IMEC的Marleen等人将通孔制备为下半部是钨（W）上半部是Cu的复合型金属通孔。如图3-1（a）~（c）所示，通孔的深度为70 nm，介质层采用SiOCH低介电材料，k值为3.0，使用CVD沉积SiC阻挡层，最终获得的通孔线宽/线距为16/16 nm。图3-1（d）为该结构的电阻值，在相同的通孔直径下，W-Cu复合型通孔电阻值明显低于纯Cu通孔，在通孔直径为10 nm时，W-Cu通孔电阻仅为Cu通孔的一半。该工作还对Wu-Cu复合型通孔的热储存性能做了验证，在200℃的N2气氛下保持150 h后可以储存热量1000 h，证明了该结构的可靠性很高。该工作为微电子布线的材料创新提供了新思路。图3-1 W-Cu复合型大马士革通孔制备方法与电阻效果3.2 电迁移失效难题[3]越细小的Cu线宽和线距，越容易出现电子迁移现象。这种现象的原理是，当电流通过Cu线时，会使Cu原子发生迁移，迁移方向与电子移动方向相同，导致的问题称为失效现象，包括两方面：1）移动的Cu原子原来的位置留下了空洞，导致开路，通常以电阻增加10 %作为判定失效的标准；2）移动的Cu原子在其他地方停留，造成连线间的短路，短路会造成严重的逻辑功能紊乱，现象更加明显。迁移路径分为2种，如图3-2所示，下方金属线1宽较大，上方金属线2线宽较小，中间存在通孔，当电子由上至下迁移（金属线2至金属线1）称为顺流电迁移，电子由下至上（金属线1至金属线2）称为逆流电迁移。顺流迁移失效规律单一，更容易检测和改善，但逆流迁移失效原因复杂，不容易改善。2013年，上海交通大学针对电迁移问题，优化了大马士革结构的工艺参数，该工作就是专门针对逆流迁移失效展开研究，并寻找到了改善失效问题的方法。该实验所刻蚀的Low-k材料为SiCOH，阻挡层为SiCN，种子层为TaN/Ta+Cu（其中含Ta材料起到了粘结作用），整个结构Cu线宽为45 nm。图3-2 逆流电迁移截面示意图图3-2中还标记了大马士革结构的重要参数，可将4个参数归纳为2种深径比，有关通孔的深径比W1 = HD/D1，和有关沟槽的深径比W2 = HT/D2。逆流迁移失效的位置通常有2种，通孔底部和通孔斜面。一方面，如果种子层过厚，通孔会提前封口，在底部形成空洞，发生底部失效，经常发生在晶圆边缘；另一方面，如果溅射种子层的方向过于竖直，不利于在通孔斜面（侧壁）上积累种子层，那么斜面上就容易形成空洞，发生斜面失效。经实验与仿真，研究得出结论，减小W1和W2可以有效改善2种失效现象，具体的方法是：1）减小Low-k介质层总厚度HD；2）减小沟槽深度HT；3）增大通孔上方直径D2。当W1低至4.67，W2低至1.85时，可有效避免失效问题。3.3 电镀添加剂优化[4]上海集成电路研发中心有限公司的曾绍海等人在2018年针对电镀铜添加剂进行了研究。电镀添加剂涉及3种试剂，加速剂A，抑制剂S，平坦剂L。根据文献报道，加速剂A通常使用的是聚二硫二丙烷磺酸钠[bis-(3-sodiumsulfopropyl disulfide)，简称SPS]，SPS可以在铜沉积的电化学反应中参与到电荷转移步骤中，加速电荷转移过程，此外，SPS还可以在表面形成硫化物，加速Cu沉积时晶核的形成。抑制剂S通常使用的是氯离子Cl-和聚乙二醇（PEG），其中PEG可以在阴极表面阻挡活性位的暴露，而吸附在阴极上的Cl-有助于增强PEG的这种阻挡作用[5]。平坦剂L通常使用的是乙二胺四乙酸二钠（EDTA-2Na），因为EDTA含有2个自由电子对，4个亲水羧基基团，这种结构有助于阴极表面催化析氢反应的进行，析氢的气体张力对电镀层的抛光是至关重要的[6]。该工作使用了多种添加剂配方，探究3种成分的比例对Cu电镀层质量的影响，实验结果表明，抑制剂S的比例过高会引起Cu镀层应力的升高，平坦剂L的比例过高会增加Cu镀层内的杂质含量，也会增加Cu镀层的应力，过高的应力不利于Cu镀层的可靠性。最终，A3/S9/L2为最佳的添加剂配方，300℃下的封装级电迁移测试结果达到可靠性要求，大于10年。如图3-3所示，该工作还展示了SRAM产品55 nm技术双大马士革工艺的版图，通孔直径70 nm，沟槽宽度150 nm，电镀设备为12英寸Sabre品牌设备。图3-3 SRAM产品版图和TEM图像3.4 Ni污染现象[7]2019年，上海华力集成电路制造有限公司的陈敏敏等人研究了金属Ni污染对大马士革刻蚀过程的影响。在干法、湿法刻蚀过程中，很多化学试剂中含有成分为金属Ni的杂质，超标的Ni会严重影响刻蚀图形形貌，如图3-4所示，在光刻前用含Ni的清洗剂和无Ni清洗剂处理后的大马士革腔体形貌有很大区别，Ni的污染导致了光刻时聚合物颗粒的形成。该工作详细讨论了Ni污染的机理：金属Ni与CO气氛反应生成Ni(CO)4，会降低PR胶的刻蚀率，造成光刻胶的残留，然后会生成聚合物杂质。虽然我们使用的接触式光刻机不会涉及CO气体，该工作提出的反应机理也只是推测，理由源于文献的引证，缺乏确凿的证据，但仍然要警惕Ni单质会直接影响刻蚀速率的可能性，对于目前的光刻工艺还是有一定的指导意义。图3-4 (a) Ni污染的腔体；(b) 无污染腔体的SEM图像该工作为目前中道线工艺优化提供了一个思路：刻蚀形貌不理想有可能是原料纯度问题。原材料的纯度虚报在工业生产中屡见不鲜，只有通过购买后二次检测才能获得更真实的原材料信息。原材料成分精确的检测方法有：电感耦合等离子体质谱分析（ICP-MS），原子发射光谱分析（OES），X射线荧光分析（XRF）等。而我们常用的电镜能谱（EDX）精度较低，X射线衍射（XRD）、X射线光电子能谱（XPS）、红外光谱（FTIR）等方法检测对象较局限，不推荐用于原料成分的精细检测。3.5 等离子体损伤难题[8]2019年，中科院大学的赵悦等人从天线扩散效应出发，提出了改善大马士革等离子体损伤的方法。干法刻蚀和Low-k材料沉积的过程需要使用到等离子体技术，但高能量的等离子体会导致充电损伤，降低体系的可靠性。其原理是福勒-诺德海姆（FN）隧穿过程，由于等离子体携带高能光子，当光子能量超越Low-k材料的禁带宽度时，会令材料的电子从价带跃迁至导带，形成短路，所有Cu连线作为一个等势体，会从各个方向收集Low-k介电材料的电荷，所以收集电荷的面积大于连线上表面面积，从而增大了从Cu流向栅极的电流，使栅氧化层可靠性降低。这种电流放大的效应就是天线扩散效应。该工作展示了大马士革工艺的介质层结构，如图3-5所示，各金属层间介质为Low-k材料FSG与一层SiN阻挡层，而最上面是正硅酸乙酯TEOS。TEOS为常用的简单介质层，因为上表面并不需要考虑寄生电容，只需要起到防氧化、防腐蚀作用即可，TEOS完全水解后会形成极细的SiO2，起到保护作用。与FSG相比，上表面的TEOS层不容易被等离子体损伤，原因有：1）PECVD沉积时，TEOS使用的是He气氛，FSG使用的是N2气氛，N2激发的光子更容易诱发损伤；2）TEOS沉积时的腔体压强往往比FSG沉积的压强大很多，能有效缓冲离子轰击。图3-5 大马士革介质层结构示意图该工作提出了有效的等离子体损伤改善方法，一方面需要尽量减少单层的Cu面积，把大面积的Cu布线利用通孔分成多层布线（跳线法）；另一方面需要增加电流泄放路径，连接到保护二极管结构，如图3-6所示。故在前期的设计阶段就要充分考虑天线扩散效应，在天线比计算中引入扩散比，增强系统的可靠性。图3-6 电流泄放路径示意图3.6 CMP选择比难题[9]大马士革工艺的表面磨平抛光是一项难题，尤其近年来热门的Hybrid bonding技术要求表面足够光滑才能实现键合，目前使用的磨平技术是化学机械抛光（CMP）。2017年，Merhej等人研究了大马士革工艺中金属与介电材料CMP过程的重要参数：材料去除率（MRR），表示一种材料在CMP过程中去除的速率，单位nm/min。如图3-7，该工作在SiO2介电层中嵌入了Au互连线，最小线宽70 nm，深度50 nm，整个流程与传统的光刻工艺相同，构造了一层单大马士革结构。要想得到第8步Au-SiO2共存的光滑平面，必须要使用最优化的Au和SiO2相对的MRR之比。该工作的CMP分为2步，分别是第7步的多余Au去除，这步只涉及纯Au表面，和第8步Au-SiO2共存表面的抛光。经过实验验证，得到了最优化的CMP参数，涉及4个重要因素：1）时间，纯Au去除60 s，Au-SiO2抛光180 s；2）压力，P = 300 g/cm2；3）转速，Vpad = 50 rpm，Vhead = 40 rpm；4）浆料流量，Dslurry = 25 mL/min。最后可得Au的MRR为 40 nm/min，SiO2的MRR为20 nm/min，故Au/SiO2去除选择比为2。使用原子力显微镜（AFM）对表面粗糙度进行表征，所得结果RMS roughness为1.06 nm。该结果对提升本地CMP工艺能力有很大的参考价值。图3-7 70 nm线宽Au-SiO2大马士革工艺流程图4 发展建议与展望虽然大马士革工艺目前已有了很多突破，但仍有诸多难题有待解决，例如，FSG和SiO2刻蚀的方法在其他Low-k介质层材料中的普适性问题、电镀添加剂配方对于多种线宽的普适性问题以及CMP原位实时的粗糙度检测问题等。大马士革工艺的能力依然有很大的提升空间。大马士革在前道生产中应用广泛，在后道封装领域应用较少，但随着前道后道一体化的推进，我们开发大马士革工艺是有必要的，综合上述难题及研究进展，我们开发大马士革工艺应该重点从3个方面入手：1）刻蚀能力，我们目前只有Si刻蚀相关的技术，需要配备SiO2、FSG、F-PI等介电材料刻蚀相关的设备及原材料；2）电镀能力，我们目前拥有湿法电镀的技术，但仍需要结合大马士革的工艺需求对电镀添加剂成分进行优化；3）CMP能力，我们尚无较好的CMP设备，对粗糙度的检测也只用到了台阶仪，应考虑引入CMP设备及AFM表征渠道。大马士革工艺的开发将有利于混合键合技术的开发，是该技术中不可缺少的一环，更有利于增加前道与后道工艺的兼容性，扩大产品订单的种类。大马士革工艺与目前中道线的刻蚀-电镀技术有相似之处，可以在中道线的基础上增添或升级必要的设备，不用从头建立新的产线，具有较高的可行性。近年来，中科芯努力耕耘CPU、FPGA、DSP、存储器、微系统等领域，“十三五”期间在CPU、FPGA、DSP、存储器、DDS、微系统及封装技术领域都取得了显著的成绩，在“十四五”规划中也对相关重点发展方向提出了更高的要求。未来所制造的芯片性能会越来越强大，与之共存的是，芯片之间的互连密度也将迅速攀升。从晶圆制造栅极尺寸14 nm开始，前道工艺节点的演化已经开始变慢，与此同时，封装层面的布线尺寸进步开始加速，从50/50 μm的再布线线宽/线距迅速缩小到5/5 μm，并向着1/1 μm以下的趋势发展。届时，常规的晶圆级PI-Cu布线已经很难满足工艺需求，必须将大马士革布线技术引进至后道封测产线，配合更加精细的焊盘尺寸，实现芯片与封装基板之间的Si基互连。虽然低k值的SiO2介质层成本比PI高，但可靠性和制造灵活性也是PI介质层不可比拟的，各种先进封装技术将在SiO2介质工艺的支撑下实现完美兼容，例如，TSV转接板、内嵌桥芯片、带核基板等部分的组装，都将克服PI旋涂工艺的困难，利用SiO2-CVD沉积的方式，与各类功能性芯片进行灵活的异构集成。由此可见，大马士革布线工艺是后道先进封装技术发展的关键环节之一，而在此方面中科芯具有较大的优势，由于中科芯具备设计-制造-封测-组装全产业链，拥有较为成熟的前道晶圆制造和后道封测工艺基础，将前后道进行技术融合将有利于促进大马士革工艺在后道的落地，全面提升中科芯芯片产品的性能。参考文献：[1] 盖晨光. 40nm一体化刻蚀工艺技术研究. 半导体制造技术, 2014, 39: 589-595.[2] M. H. van der Veen,O. V. Pedreira, N. Heylen, et al. Exploring W-Cu hybrid dual damascene metallization for future nodes, 2021 IEEE International Interconnect Technology Conference, 2021: 6-9.[3] 唐建新, 王晓艳, 程秀兰, 45 nm双大马士革Cu互连逆流电迁移双峰现象及改善, 半导体技术, 2013: 153-158.[4] 曾绍海, 林宏, 陈张发等, 55 nm双大马士革结构中电镀铜添加剂的研究, 复旦学报（自然科学版）, 2018, 57: 504-508.[5] M. Tan, J. N. Harb, Additive behavior during copper electrodeposition in solutions containing Cl-, PEG, and SPS, J. Electrochem. Soc., 2003, 150: C420-C425.[6] S. Mohan, V. Raj, The effect of additives on the pulsed electrodeposition of copper, T. I. Met. Finish., 2005, 83: 194-198.[7] 陈敏敏, 张年亨, 刘立尧, 金属镍污染对大马士革刻蚀的影响, 中国集成电路, 2019, 244: 57-87.[8] 赵悦, 杨盛玮, 韩坤等, 大马士革工艺中等离子体损伤的天线扩散效应,半导体技术, 2019, 44: 51-57.[9] M. Merhej, D Drouin, B. Salem, et al, Fabrication of top-down gold nanostructures using a damascene process, Microelectron. Eng., 2017, 177: 41-45.
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