封装器件

1. 研究背景及意义碳化硅(SiC)是一种宽带隙(WBG)的半导体材料，目前已经显示出有能力满足前述领域中不断发展的电力电子的更高性能要求。在过去，硅(Si)一直是最广泛使用的功率开关器件的半导体材料。然而，随着硅基功率器件已经接近其物理极限，进一步提高其性能正成为一个巨大的挑战。我们很难将它的阻断电压和工作温度分别限制在6.5kV和175℃，而且相对于碳化硅器件它的开关速度相对较慢。另一方面，由SiC制成的器件在过去几十年中已经从不成熟的实验室原型发展成为可行的商业产品，并且由于其高击穿电压、高工作电场、高工作温度、高开关频率和低损耗等优势被认为是Si基功率器件的替代品。除了这些性能上的改进，基于SiC器件的电力电子器件有望通过最大限度地减少冷却要求和无源元件要求来实现系统的体积缩小，有助于降低整个系统成本。SiC的这些优点与未来能源转换应用中的电力电子器件的要求和方向非常一致。尽管与硅基器件相比SiC器件的成本较高，但SiC器件能够带来的潜在系统优势足以抵消增加的器件成本。目前SiC器件和模块制造商的市场调查显示SiC器件的优势在最近的商业产品中很明显，例如SiC MOSFETs的导通电阻比Si IGBT的导通电阻小四倍，并且在每三年内呈现出-30%的下降趋势。与硅同类产品相比，SiC器件的开关能量小10-20倍，最大开关频率估计高20倍。由于这些优点，预计到2022年，SiC功率器件的总市场将增长到10亿美元，复合年增长率(CAGR)为28%，预计最大的创收应用是在混合动力和电动汽车、光伏逆变器和工业电机驱动中。然而，从器件的角度来看，挑战和问题仍然存在。随着SiC芯片有效面积的减少，短路耐久时间也趋于减少。这表明在稳定性、可靠性和芯片尺寸之间存在着冲突。而且SiC器件的现场可靠性并没有在各种应用领域得到证明，这些问题直接导致SiC器件在电力电子市场中的应用大打折扣。另一方面，生产高质量、低缺陷和较大的SiC晶圆是SiC器件制造的技术障碍。这种制造上的困难使得SiC MOSFET的每年平均销售价格比Si同类产品高4-5倍。尽管SiC材料的缺陷已经在很大程度上被克服，但制造工艺还需要改进，以使SiC器件的成本更加合理。最近几年大多数SiC器件制造大厂已经开始使用6英寸晶圆进行生产。硅代工公司X-fab已经升级了其制造资源去适应6英寸SiC晶圆，从而为诸如Monolith这类无晶圆厂的公司提供服务。这些积极的操作将导致SiC器件的整体成本降低。图1.1 SiC器件及其封装的发展图1.1展示了SiC功率器件及其封装的发展里程碑。第一个推向市场的SiC器件是英飞凌公司在2001年生产的肖特基二极管。此后，其他公司如Cree和Rohm继续发布各种额定值的SiC二极管。2008年，SemiSouth公司生产了第一个SiC结点栅场效应晶体管（JFET），在那个时间段左右，各公司开始将SiC肖特基二极管裸模集成到基于Si IGBT的功率模块中，生产混合SiC功率模块。从2010年到2011年，Rohm和Cree推出了第一个具有1200V额定值的分立封装的SiC MOSFET。随着SiC功率晶体管的商业化，Vincotech和Microsemi等公司在2011年开始使用SiC JFET和SiC二极管生产全SiC模块。2013年，Cree推出了使用SiC MOSFET和SiC二极管的全SiC模块。此后，其他器件供应商，包括三菱、赛米控、富士和英飞凌，自己也发布了全SiC模块。在大多数情况下，SiC器件最初是作为分立元件推出的，而将这些器件实现为模块封装是在最初发布的几年后开发的。这是因为到目前为止分立封装的制造过程比功率模块封装要简单得多。另一个原因也有可能是因为发布的模块已经通过了广泛的标准JEDEC可靠性测试资格认证，这代表器件可以通过2000万次循环而不发生故障，因此具有严格的功率循环功能。而且分离元件在设计系统时具有灵活性，成本较低，而模块的优势在于性能较高，一旦有了产品就容易集成。虽然SiC半导体技术一直在快速向前发展，但功率模块的封装技术似乎是在依赖过去的惯例，这是一个成熟的标准。然而，它并没有达到充分挖掘新器件的潜力的速度。SiC器件的封装大多是基于陶瓷基底上的线接合方法，这是形成多芯片模块（MCM）互连的标准方法，因为它易于使用且成本相对较低。然而，这种标准的封装方法由于其封装本身的局限性，已经被指出是向更高性能系统发展的技术障碍。首先，封装的电寄生效应太高，以至于在SiC器件的快速开关过程中会产生不必要的损失和噪音。第二，封装的热阻太高，而热容量太低，这限制了封装在稳态和瞬态的散热性能。第三，构成封装的材料和元件通常与高温操作（200℃）不兼容，在升高的操作温度下，热机械可靠性恶化。最后，对于即将到来的高压SiC器件，承受高电场的能力是不够的。这些挑战的细节将在第二节进一步阐述。总之，不是器件本身，而是功率模块的封装是主要的限制因素之一，它阻碍了封装充分发挥SiC元件的优势。因此，应尽最大努力了解未来SiC封装所需的特征，并相应地开发新型封装技术去解决其局限性。随着社会的发展，环保问题与能源问题愈发严重，为了提高电能的转化效率，人们对于用于电力变换和电力控制的功率器件需求强烈[1, 2]。碳化硅（SiC）材料作为第三代半导体材料，具有禁带宽度大，击穿场强高、电子饱和速度大、热导率高等优点[3]。与传统的Si器件相比，SiC器件的开关能耗要低十多倍[4]，开关频率最高提高20倍[5, 6]。SiC功率器件可以有效实现电力电子系统的高效率、小型化和轻量化。但是由于SiC器件工作频率高，而且结电容较小，栅极电荷低，这就导致器件开关时，电压和电流变化很大，寄生电感就极易产生电压过冲和振荡现象，造成器件电压应力、损耗的增加和电磁干扰问题[7, 8]。还要考虑极端条件下的可靠性问题。为了解决这些问题，除了器件本身加以改进，在封装工艺上也需要满足不同工况的特性要求。起先，电力电子中的SiC器件是作为分立器件生产的，这意味着封装也是分立的。然而SiC器件中电压或电流的限制，通常工作在低功耗水平。当需求功率达到100 kW或更高时，设备往往无法满足功率容量要求[9]。因此，需要在设备中连接和封装多个SiC芯片以解决这些问题，并称为功率模块封装[10, 11]。到目前为止，功率半导体的封装工艺中，铝（Al）引线键合封装方案一直是最优的封装结构[12]。传统封装方案的功率模块采用陶瓷覆铜板，陶瓷覆铜板（Direct Bonding Copper，DBC）是一种具有两层铜的陶瓷基板，其中一层图案化以形成电路[13]。功率半导体器件底部一般直接使用焊料连接到DBC上，顶部则使用铝引线键合。底板（Baseplate）的主要功能是为DBC提供支撑以及提供传导散热的功能，并与外部散热器连接。传统封装提供电气互连（通过Al引线与DBC上部的Cu电路键合）、电绝缘（使用DBC陶瓷基板）、器件保护（通过封装材料）和热管理（通过底部）。这种典型的封装结构用于目前制造的绝大多数电源模块[14]。传统的封装方法已经通过了严格的功率循环测试（2000万次无故障循环），并通过了JEDEC标准认证[15]。传统的封装工艺可以使用现有的设备进行，不需要额外开发投资设备。传统的功率模块封装由七个基本元素组成，即功率半导体芯片、绝缘基板、底板、粘合材料、功率互连、封装剂和塑料外壳，如图1.2所示。模块中的这些元素由不同的材料组成，从绝缘体、导体、半导体到有机物和无机物。由于这些不同的材料牢固地结合在一起，为每个元素选择适当的材料以形成一个坚固的封装是至关重要的。在本节中，将讨论七个基本元素中每个元素的作用和流行的选择以及它们的组装过程。图1.2标准功率模块结构的横截面功率半导体是功率模块中的重要元素，通过执行电气开/关开关将功率从源头转换到负载。标准功率模块中最常用的器件类型是MOSFETs、IGBTs、二极管和晶闸管。绝缘衬底在半导体元件和终端之间提供电气传导，与其他金属部件（如底板和散热器）进行电气隔离，并对元件产生的热量进行散热。直接键合铜（DBC）基材在传统的电源模块中被用作绝缘基材，因为它们具有优良的性能，不仅能满足电气和热的要求，而且还具有机械可靠性。在各种候选材料中，夹在两层铜之间的陶瓷层的流行材料是Al2O3，AlN，Si2N4和BeO。接合材料的主要功能是通过连接每个部件，在半导体、导体导线、端子、基材和电源模块的底板之间提供机械、热和电的联系。由于其与电子组装环境的兼容性，SnPb和SnAgCu作为焊料合金是最常用的芯片和基片连接材料。在选择用于功率模块的焊料合金时，需要注意的重要特征是：与使用温度有关的熔化温度，与功率芯片的金属化、绝缘衬底和底板的兼容性，高机械强度，低弹性模量，高抗蠕变性和高抗疲劳性，高导热性，匹配的热膨胀系数（CTE），成本和环境影响。底板的主要作用是为绝缘基板提供机械支持。它还从绝缘基板上吸收热量并将其传递给冷却系统。高导热性和低CTE（与绝缘基板相匹配）是对底板的重要特性要求。广泛使用的底板材料是Cu，AlSiC，CuMoCu和CuW。导线键合的主要作用是在模块的功率半导体、导体线路和输入/输出终端之间进行电气连接。器件的顶面连接最常用的材料是铝线。对于额定功率较高的功率模块，重铝线键合或带状键合用于连接功率器件的顶面和陶瓷基板的金属化，这样可以降低电阻和增强热能力。封装剂的主要目的是保护半导体设备和电线组装的组件免受恶劣环境条件的影响，如潮湿、化学品和气体。此外，封装剂不仅在电线和元件之间提供电绝缘，以抵御电压水平的提高，而且还可以作为一种热传播媒介。在电源模块中作为封装剂使用的材料有硅凝胶、硅胶、聚腊烯、丙烯酸、聚氨酯和环氧树脂。塑料外壳（包括盖子）可以保护模块免受机械冲击和环境影响。因为即使电源芯片和电线被嵌入到封装材料中，它们仍然可能因处理不当而被打破或损坏。同时外壳还能机械地支撑端子，并在端子之间提供隔离距离。热固性烯烃（DAP）、热固性环氧树脂和含有玻璃填料的热塑性聚酯（PBT）是塑料外壳的最佳选择。传统电源模块的制造过程开始于使用回流炉在准备好的DBC基片上焊接电源芯片。然后，许多这些附有模具的DBC基板也使用回流焊工艺焊接到一个底板上。在同一块底板上，用胶水或螺丝钉把装有端子的塑料外壳连接起来。然后，正如前面所讨论的那样，通过使用铝线进行电线连接，实现电源芯片的顶部、DBC的金属化和端子之间的连接。最后，用分配器将封装材料沉积在元件的顶部，并在高温下固化。前面所描述的结构、材料和一系列工艺被认为是功率模块封装技术的标准，在目前的实践中仍被广泛使用。尽管对新型封装方法的需求一直在持续，但技术变革或采用是渐进的。这种对新技术的缓慢接受可以用以下原因来解释。首先，人们对与新技术的制造有关的可靠性和可重复性与新制造工艺的结合表示担忧，这需要时间来解决。因此，考虑到及时的市场供应，模块制造商选择继续使用成熟的、广为人知的传统功率模块封装技术。第二个原因是传统电源模块的成本效益。由于传统电源模块的制造基础设施与其他电子器件封装环境兼容，因此不需要与开发新材料和设备有关的额外成本，这就大大降低了工艺成本。尽管有这些理由坚持使用标准的封装方法，但随着半导体趋势从硅基器件向碳化硅基器件的转变，它正显示出局限性并面临着根本性的挑战。使用SiC器件的最重要的优势之一是能够在高开关频率下工作。在功率转换器中推动更高的频率背后的主要机制是最大限度地减少整个系统的尺寸，并通过更高的开关频率带来的显著的无源尺寸减少来提高功率密度。然而，由于与高开关频率相关的损耗，大功率电子设备中基于硅的器件的开关频率通常被限制在几千赫兹。图1.3中给出的一个例子显示，随着频率的增加，使用Si-IGBT的功率转换器的效率下降，在20kHz时已经下降到73%。另一方面，在相同的频率下，SiC MOSFET的效率保持高达92%。从这个例子中可以看出，硅基器件在高频运行中显示出局限性，而SiC元件能够在更高频率下运行时处理高能量水平。尽管SiC器件在开关性能上优于Si器件对应产品，但如果要充分利用其快速开关的优势，还需要考虑到一些特殊的因素。快速开关的瞬态效应会导致器件和封装内部的电磁寄生效应，这正成为SiC功率模块作为高性能开关应用的最大障碍。图1.3 Si和SiC转换器在全额定功率和不同开关频率下的效率图1.4给出了一个半桥功率模块的电路原理图，该模块由高低两侧的开关和二极管对组成，如图1.4所示，其中有一组最关键的寄生电感，即主开关回路杂散电感(Lswitch)、栅极回路电感(Lgate)和公共源电感(Lsource)。主开关回路杂散电感同时存在于外部电源电路和内部封装互连中，而外部杂散电感对开关性能的影响可以通过去耦电容来消除。主开关回路杂散电感(Lswitch)是由直流+总线、续流二极管、MOSFET(或IGBT)和直流总线终端之间的等效串联电感构成的。它负责电压过冲，在关断期间由于电流下降而对器件造成严重的压力，负反馈干扰充电和向栅极源放电的电流而造成较慢的di/dt的开关损失，杂散电感和半导体器件的输出电容的共振而造成开关波形的振荡增加，从而导致EMI发射增加。栅极环路电感(Lgate)由栅极电流路径形成，即从驱动板到器件的栅极接触垫，以及器件的源极到驱动板的连接。它通过造成栅极-源极电压积累的延迟而降低了可实现的最大开关频率。它还与器件的栅极-源极电容发生共振，导致栅极信号的震荡。结果就是当我们并联多个功率芯片模块时，如果每个栅极环路的寄生电感不相同或者对称，那么在开关瞬间将产生电流失衡。共源电感(Lsource)来自主开关回路和栅极回路电感之间的耦合。当打开和关闭功率器件时，di/dt和这个电感上的电压在栅极电路中作为额外的（通常是相反的）电压源，导致di/dt的斜率下降，扭曲了栅极信号，并限制了开关速度。此外，共源电感可能会导致错误的触发事件，这可能会通过在错误的时间打开器件而损坏器件。这些寄生电感的影响在快速开关SiC器件中变得更加严重。在SiC器件的开关瞬态过程中会产生非常高的漏极电流斜率di/dt，而前面讨论的寄生电感的电压尖峰和下降也明显大于Si器件的。寄生电感的这些不良影响导致了开关能量损失的增加和可达到的最大开关频率的降低。开关瞬态的问题不仅来自于电流斜率di/dt，也来自于电压斜率dv/dt。这个dv/dt导致位移电流通过封装的寄生电容，也就是芯片和冷却系统之间的电容。图1.5显示了半桥模块和散热器之间存在的寄生电容的简化图。这种不需要的电流会导致对变频器供电的电机的可靠性产生不利影响。例如，汽车应用中由放电加工(EDM)引起的电机轴承缺陷会产生很大的噪声电流。在传统的硅基器件中，由于dv/dt较低，约为3 kV/µs，因此流经寄生电容的电流通常忽略不记。然而，SiC器件的dv/dt比Si器件的dv/dt高一个数量级，最高可达50 kV/µs，使通过封装电容的电流不再可以忽略。对Si和SiC器件产生的电磁干扰(EMI)的比较研究表明，由于SiC器件的快速开关速度，传导和辐射的EMI随着SiC器件的使用而增加。除了通过封装进入冷却系统的电流外，电容寄也会减缓电压瞬变，在开关期间产生过电流尖峰，并通过与寄生电感形成谐振电路而增加EMI发射，这是我们不希望看到的。未来的功率模块封装应考虑到SiC封装中的寄生和高频瞬变所带来的所有复杂问题和挑战。解决这些问题的主要封装级需要做到以下几点。第一，主开关回路的电感需要通过新的互连技术来最小化，以取代冗长的线束，并通过优化布局设计，使功率器件接近。第二，由于制造上的不兼容性和安全问题，栅极驱动电路通常被组装在与功率模块分开的基板上。应通过将栅极驱动电路与功率模块尽可能地接近使栅极环路电感最小化。另外，在平行芯片的情况下，布局应该是对称的，以避免电流不平衡。第三，需要通过将栅极环路电流与主开关环路电流分开来避免共源电感带来的问题。这可以通过提供一个额外的引脚来实现，例如开尔文源连接。第四，应通过减少输出端和接地散热器的电容耦合来减轻寄生电容中流动的电流，比如避免交流电位的金属痕迹的几何重叠。图1.4半桥模块的电路原理图。三个主要的寄生电感表示为Lswitch、Lgate和Lsource。图1.5半桥模块的电路原理图。封装和散热器之间有寄生电容。尽管目前的功率器件具有优良的功率转换效率，但在运行的功率模块中，这些器件产生的热量是不可避免的。功率器件的开关和传导损失在器件周围以及从芯片到冷却剂的整个热路径上产生高度集中的热通量密度。这种热通量导致功率器件的性能下降，以及器件和封装的热诱导可靠性问题。在这个从Si基器件向SiC基器件过渡的时期，功率模块封装面临着前所未有的散热挑战。图1.6根据额定电压和热阻计算出所需的总芯片面积在相同的电压和电流等级下，SiC器件的尺寸可以比Si器件小得多，这为更紧凑的功率模块设计提供了机会。根据芯片的热阻表达式，芯片尺寸的缩小，例如芯片边缘的长度，会导致热阻的二次方增加。这意味着SiC功率器件的模块化封装需要特别注意散热和冷却。图1.6展示了计算出所需的总芯片面积减少，这与芯片到冷却剂的热阻减少有关。换句话说，随着芯片面积的减少，SiC器件所需的热阻需要提高。然而，即使结合最先进的冷却策略，如直接冷却的冷板与针状翅片结构，假设应用一个70kVA的逆变器，基于DBC和线束的标准功率模块封装的单位面积热阻值通常在0.3至0.4 Kcm2/W之间。为了满足研究中预测的未来功率模块的性能和成本目标，该值需要低于0.2 Kcm2/W，这只能通过创新方法实现，比如双面冷却法。同时，小的芯片面积也使其难以放置足够数量的线束，这不仅限制了电流处理能力，也限制了热电容。以前对标准功率模块封装的热改进大多集中在稳态热阻上，这可能不能很好地代表开关功率模块的瞬态热行为。由于预计SiC器件具有快速功率脉冲的极其集中的热通量密度，因此不仅需要降低热阻，还需要改善热容量，以尽量减少这些快速脉冲导致的峰值温度上升。在未来的功率模块封装中，应解决因采用SiC器件而产生的热挑战。以下是未来SiC封装在散热方面应考虑的一些要求。第一，为了降低热阻，需要减少或消除热路中的一些封装层；第二，散热也需要从芯片的顶部完成以使模块的热阻达到极低水平，这可能需要改变互连方法，比如采用更大面积的接头；第三，封装层接口处的先进材料将有助于降低封装的热阻。例如，用于芯片连接和热扩散器的材料可以分别用更高的导热性接头和碳基复合材料代替。第四，喷射撞击、喷雾和微通道等先进的冷却方法可以用来提高散热能力。SiC器件有可能被用于预期温度范围极广的航空航天应用中。例如用于月球或火星任务的电子器件需要分别在-180℃至125℃和-120℃至85℃的广泛环境温度循环中生存。由于这些空间探索中的大多数电子器件都是基于类似地球的环境进行封装的，因此它们被保存在暖箱中，以保持它们在极低温度下的运行。由于SiC器件正在评估这些条件，因此需要开发与这些恶劣环境兼容的封装技术，而无需使用暖箱。与低温有关的最大挑战之一是热循环引起的大的CTE失配对芯片连接界面造成的巨大压力。另外，在室温下具有柔性和顺应性的材料，如硅凝胶，在-180℃时可能变得僵硬，在封装内产生巨大的应力水平。因此，SiC封装在航空应用中的未来方向首先是开发和评估与芯片的CTE密切匹配的基材，以尽量减少应力。其次，另一个方向应该是开发在极低温度下保持可塑性的芯片连接材料。在最近的研究活动中，在-180℃-125℃的极端温度范围内，对分别作为基材和芯片附件的SiN和Indium焊料的性能进行了评估和表征。为进一步推动我国能源战略的实施，提高我国在新能源领域技术、装备的国际竞争力，实现高可靠性碳化硅 MOSFET 器件中试生产技术研究，研制出满足移动储能变流器应用的多芯片并联大功率MOSFET 器件。本研究将通过寄生参数提取、建模、仿真及测试方式研究 DBC 布局、多栅极电阻等方式对芯片寄生电感与均流特性的影响，进一步提高我国碳化硅器件封装及测试能力。2. SiC MOSFET功率模块设计技术2.1 模块设计技术介绍在MOSFET模块设计中引入软件仿真环节，利用三维电磁仿真软件、三维温度场仿真软件、三维应力场仿真软件、寄生参数提取软件和变流系统仿真软件，对MOSFET模块设计中关注的电磁场分布、热分布、应力分布、均流特性、开关特性、引线寄生参数对模块电特性影响等问题进行仿真，减小研发周期、降低设计研发成本，保证设计的产品具备优良性能。在仿真基础上，结合项目团队多年从事电力电子器件设计所积累的经验，解决高压大功率MOSFET模块设计中存在的多片MOSFET芯片和FRD芯片的匹配与均流、DBC版图的设计与芯片排布设计、电极结构设计、MOSFET模块结构设计等一系列难题，最终完成模块产品的设计。高压大功率MOSFET模块设计流程如下：图2.1高压大功率MOSFET模块设计流程在MOSFET模块设计中，需要综合考虑很多问题，例如：散热问题、均流问题、场耦合问题、MOSFET模块结构优化设计问题等等。MOSFET芯片体积小，热流密度可以达到100W/cm2~250W/cm2。同时，基于硅基的MOSFET芯片最高工作温度为175℃左右。据统计，由于高温导致的失效占电力电子芯片所有失效类型的50%以上。随电力电子器件设备集成度和环境集成度的逐渐增加，MOSFET模块的最高温升限值急剧下降。因此，MOSFET模块的三维温度场仿真技术是高效率高功率密度MOSFET模块设计开发的首要问题。模块散热能力与众多因素有关：MOSFET模块所用材料的物理和化学性质、MOSFET芯片的布局、贴片的质量、焊接的工艺水平等。如果贴片质量差，有效散热面积小，芯片与DBC之间的热阻大，在模块运行时易造成模块局部过热而损坏。另外，芯片的排布对热分布影响也很大。下图4.2是采用有限元软件对模块内部的温度场进行分析的结果：图2.2 MOSFET模块散热分布分析在完成结构设计和材料选取后，采用ANSYS软件的热分析模块ICEPAK，建立包括铜基板、DBC、MOSFET芯片、二极管芯片以及包括铝质键合引线在内的相对完整的数值模拟模型。模拟实际工作条件，施加相应的载荷，得到MOSFET的温度场分布，根据温度场分布再对MOSFET内部结构和材料进行调整，直至达到设计要求范围内的最优。2.2 材料数据库对一个完整的焊接式MOSFET模块而言，从上往下为一个 8层结构：绝缘盖板、密封胶、键合、半导体芯片层、焊接层 1、DBC、焊接层 2、金属底板。MOSFET模块所涉及的主要材料可分为以下几种类型：导体、绝缘体、半导体、有机物和无机物。MOSFET模块的电、热、机械等性能与材料本身的电导率、热导率、热膨胀系数、介电常数、机械强度等密切相关。材料的选型非常重要，为此有必要建立起常用的材料库。2.3 芯片的仿真模型库所涉及的MOSFET芯片有多种规格，包括：1700V 75A/100A/125A；2500V/50A；3300V/50A/62.5A；600V/100A；1200V/100A；4500V/42A；6500V/32A。为便于合理地进行芯片选型（确定芯片规格及其数量），精确分析多芯片并联时的均流性能，首先为上述芯片建立等效电路模型。在此基础上，针对实际电力电子系统中的滤波器、电缆和电机负载模型，搭建一个系统及的仿真平台，从而对整个系统的电气性能进行分析预估。2.4 MOSFET模块的热管理MOSFET模块是一个含不同材料的密集封装的多层结构，其热流密度达到100W/cm2--250W/cm2，模块能长期安全可靠运行的首要因素是良好的散热能力。散热能力与众多因素有关：MOSFET模块所用材料的物理和化学性质、MOSFET芯片的布局、贴片的质量、焊接的工艺水平等。如果贴片质量差，有效散热面积小，芯片与DBC之间的热阻大，在模块运行时易造成模块局部过热而损坏。芯片可靠散热的另一重要因素是键合的长度和位置。假设散热底板的温度分布均匀，而每个MOSFET芯片对底板的热阻有差异，导致在相同工况时，每个MOSFET芯片的结温不同。下图是采用有限元软件对模块内部的温度场进行分析的结果。图2.3MOSFET模块热分布在模块完成封装后，采用FLOTHERM软件的热分析模块，建立包括铜基板、DBC、MOSFET芯片、二极管芯片以及包括铝质键合引线在内的相对完整的数值模拟模型。模拟实际工作条件，施加相应的载荷，得到MOSFET的温度场分布的数值解，为MOSFET温度场分布的测试提供一定的依据。2.5. 芯片布局与杂散参数提取根据MOSFET模块不同的电压和电流等级，MOSFET模块所使用芯片的规格不同，芯片之间的连接方式也不同。因此，详细的布局设计放在项目实施阶段去完成。对中低压MOSFET模块和高压MOSFET模块，布局阶段考虑的因素会有所不同，具体体现在DBC与散热底板之间的绝缘、DBC上铜线迹之间的绝缘以及键合之间的绝缘等。2.6 芯片互联的杂散参数提取MOSFET芯片并联应用时的电流分配不均衡主要有两种：静态电流不均衡和动态电流不均衡。静态电流不均衡主要由器件的饱和压降VCE（sat）不一致所引起；而动态电流不均衡则是由于器件的开关时间不同步引起的。此外，栅极驱动、电路的布局以及并联模块的温度等因素也会影响开关时刻的动态均流。回路寄生电感特别是射极引线电感的不同将会使器件开关时刻不同步；驱动电路输出阻抗的不一致将引起充放电时间不同；驱动电路的回路引线电感可能引起寄生振荡；以及温度不平衡会影响到并联器件动态均流。2.7 模块设计专家知识库通过不同规格MOSFET模块的设计－生产－测试－改进设计等一系列过程，可以获得丰富的设计经验，并对其进行归纳总结，提出任意一种电压电流等级的MOSFET模块的设计思路，形成具有自主知识产权的高压大功率MOSFET模块的系统化设计知识库。3. SiCMOSFET封装工艺3.1 封装常见工艺MOSFET模块封装工艺主要包括焊接工艺、键合工艺、外壳安装工艺、灌封工艺及测试等。3.1.1 焊接工艺焊接工艺在特定的环境下，使用焊料，通过加热和加压，使芯片与DBC基板、DBC基板与底板、DBC基板与电极达到结合的方法。目前国际上采用的是真空焊接技术，保证了芯片焊接的低空洞率。焊接要求焊接面沾润好，空洞率小，焊层均匀，焊接牢固。通常情况下．影响焊接质量的最主要因素是焊接“空洞”，产生焊接空洞的原因，一是焊接过程中，铅锡焊膏中助焊剂因升温蒸发或铅锡焊片熔化过程中包裹的气泡所造成的焊接空洞，真空环境可使空洞内部和焊接面外部形成高压差，压差能够克服焊料粘度，释放空洞。二是焊接面的不良加湿所造成的焊接空洞，一般情况下是由于被焊接面有轻微的氧化造成的，这包括了由于材料保管的不当造成的部件氧化和焊接过程中高温造成的氧化，即使真空技术也不能完全消除其影响。在焊接过程中适量的加人氨气或富含氢气的助焊气体可有效地去除氧化层，使被焊接面有良好的浸润性．加湿良好。“真空+气体保护”焊接工艺就是基于上述原理研究出来的，经过多年的研究改进，已成为高功率，大电流，多芯片的功率模块封装的最佳焊接工艺。虽然干式焊接工艺的焊接质量较高，但其对工艺条件的要求也较高，例如工艺设备条件，工艺环境的洁净程度，工艺气体的纯度．芯片，DBC基片等焊接表面的应无沾污和氧化情况．焊接过程中的压力大小及均匀性等。要根据实际需要和现场条件来选择合适的焊接工艺。3.1.2 键合工艺引线键合是当前最重要的微电子封装技术之一，目前90％以上的芯片均采用这种技术进行封装。超声键合原理是在超声能控制下，将芯片金属镀层和焊线表面的原子激活，同时产生塑性变形，芯片的金属镀层与焊线表面达到原子间的引力范围而形成焊接点，使得焊线与芯片金属镀层表面紧密接触。按照原理的不同，引线键合可以分为热压键合、超声键合和热压超声键合3种方式。根据键合点形状，又可分为球形键合和楔形键合。在功率器件及模块中，最常见的功率互连方法是引线键合法，大功率MOSFET模块采用了超声引线键合法对MOSFET芯片及FRD芯片进行互连。由于需要承载大电流，故采用楔形劈刀将粗铝线键合到芯片表面或DBC铜层表面，这种方法也称超声楔键合。外壳安装工艺：功率模块的封装外壳是根据其所用的不同材料和品种结构形式来研发的，常用散热性好的金属封装外壳、塑料封装外壳，按最终产品的电性能、热性能、应用场合、成本，设计选定其总体布局、封装形式、结构尺寸、材料及生产工艺。功率模块内部结构设计、布局与布线、热设计、分布电感量的控制、装配模具、可靠性试验工程、质量保证体系等的彼此和谐发展，促进封装技术更好地满足功率半导体器件的模块化和系统集成化的需求。外壳安装是通过特定的工艺过程完成外壳、顶盖与底板结构的固定连接，形成密闭空间。作用是提供模块机械支撑，保护模块内部组件，防止灌封材料外溢，保证绝缘能力。外壳、顶盖要求机械强度和绝缘强度高，耐高温，不易变形，防潮湿、防腐蚀等。3.1.3 灌封工艺灌封工艺用特定的灌封材料填充模块，将模块内组件与外部环境进行隔离保护。其作用是避免模块内部组件直接暴露于环境中，提高组件间的绝缘，提升抗冲击、振动能力。灌封材料要求化学特性稳定，无腐蚀，具有绝缘和散热能力，膨胀系数和收缩率小，粘度低，流动性好，灌封时容易达到模块内的各个缝隙，可将模块内部元件严密地封装起来，固化后能吸收震动和抗冲击。3.1.4 模块测试MOSFET模块测试包括过程测试及产品测试。其中过程测试通过平面度测试仪、推拉力测试仪、硬度测试仪、X射线测试仪、超声波扫描测试仪等，对产品的入厂和过程质量进行控制。产品测试通过平面度测试仪、动静态测试仪、绝缘/局部放电测试仪、高温阻断试验、栅极偏置试验、高低温循环试验、湿热试验，栅极电荷试验等进行例行和型式试验，确保模块的高可靠性。3.2 封装要求本项目的SiC MOSFET功率模块封装材料要求如下：（1）焊料选用需要可靠性要求和热阻要求。（2）外壳采用PBT材料，端子裸露部分表面镀镍或镀金。（3）内引线采用超声压接或铝丝键合（具体视装配图设计而定），功率芯片采用铝线键合。（4）灌封料满足可靠性要求，Tg150℃，能满足高低温存贮和温度循环等试验要求。（5）底板采用铜材料。（6）陶瓷覆铜板采用Si3N4材质。（7）镀层要求：需保证温度循环、盐雾、高压蒸煮等试验后满足外观要求。3.3 封装流程本模块采用既有模块进行封装，不对DBC结构进行调整。模块封装工艺流程如下图3.1所示。图3.1模块封装工艺流程（1）芯片CP测试：对芯片进行ICES、BVCES、IGES、VGETH等静态参数进行测试，将失效的芯片筛选出来，避免因芯片原因造成的封装浪费。（2）划片&划片清洗：将整片晶圆按芯片大小分割成单一的芯片，划片后可从晶圆上将芯片取下进行封装；划片后对金属颗粒进行清洗，保证芯片表面无污染，便于后续工艺操作。（3）丝网印刷：将焊接用的焊锡膏按照设计的图形涂敷在DBC基板上，使用丝网印刷机完成，通过工装钢网控制锡膏涂敷的图形。锡膏图形设计要充分考虑焊层厚度、焊接面积、焊接效果，经过验证后最终确定合适的图形。（4）芯片焊接：该步骤主要是完成芯片与 DBC 基板的焊接，采用相应的焊接工装，实现芯片、焊料和 DBC 基板的装配。使用真空焊接炉，采用真空焊接工艺，严格控制焊接炉的炉温、焊接气体环境、焊接时间、升降温速度等工艺技术参数，专用焊接工装完成焊接工艺，实现芯片、DBC 基板的无空洞焊接，要求芯片的焊接空洞率和焊接倾角在工艺标准内，芯片周围无焊球或堆焊，焊接质量稳定，一致性好。（5）助焊剂清洗：通过超声波清洗去除掉助焊剂。焊锡膏中一般加入助焊剂成分，在焊接过程中挥发并残留在焊层周围，因助焊剂表现为酸性，长期使用对焊层具有腐蚀性，影响焊接可靠性，因此需要将其清洗干净，保证产品焊接汉城自动气相清洗机采用全自动浸入式喷淋和汽相清洗相结合的方式进行子单元键合前清洗，去除芯片、DBC 表面的尘埃粒子、金属粒子、油渍、氧化物等有害杂质和污染物，保证子单元表面清洁。（6） X-RAY检测：芯片的焊接质量作为产品工艺控制的主要环节，直接影响着芯片的散热能力、功率损耗的大小以及键合的合格率。因此，使用 X-RAY 检测机对芯片焊接质量进行检查，通过调整产生 X 射线的电压值和电流值，对不同的焊接产品进行检查。要求 X 光检查后的芯片焊接空洞率工艺要求范围内。（7）芯片键合：通过键合铝线工艺，完成 DBC 和芯片的电气连接。使用铝线键合机完成芯片与 DBC 基板对应敷铜层之间的连接，从而实现芯片之间的并联和反并联。要求该工序结合芯片的厚度参数和表面金属层参数，通过调整键合压力，键合功率，键合时间等参数，并根据产品的绝缘要求和通流大小，设置合适的键合线弧高和间距，打线数量满足通流要求，保证子单元的键合质量。要求键合工艺参数设定合理、铝线键合质量牢固，键合弧度满足绝缘要求、键合点无脱落，满足键合铝线推拉力测试标准。（8）模块焊接：该工序实现子单元与电极、底板的二次焊接。首先进行子单元与电极、底板的焊接装配，使用真空焊接炉实现焊接，焊接过程中要求要求精确控制焊接设备的温度、真空度、气体浓度。焊接完成后要求子单元 DBC 基板和芯片无损伤、无焊料堆焊、电极焊脚之间无连焊虚焊、键合线无脱落或断裂等现象。（9）超声波检测：该工序通过超声波设备对模块 DBC 基板与底板之间的焊接质量进行检查，模块扫描后要求芯片、DBC 无损伤，焊接空洞率低于 5%。（10）外壳安装：使用涂胶设备进行模块外壳的涂胶，保证模块安装后的密封性，完成模块外壳的安装和紧固。安装后要求外壳安装方向正确，外壳与底板粘连处在灌封时不会出现硅凝胶渗漏现象。（11）端子键合&端子超声焊接：该工序通过键合铝线工艺，实现子单元与电极端子的电气连接，形成模块整体的电气拓扑结构；可以通过超声波焊接实现子单元与电极端子的连接，超声波焊接是利用高频振动波传递到两个需焊接的物体表面，在加压的情况下，使两个物体表面相互摩擦而形成分子层之间的熔合。超声波焊接具有高机械强度，较低的热应力、焊接质量高等优点，使得焊接具有更好的可靠性，在功率模块产品中应用越来越广泛。（12）硅凝胶灌封&固化：使用自动注胶机进行硅凝胶的灌封，实现模块的绝缘耐压能力。胶体填充到指定位置，完成硅凝胶的固化。要求胶体固化充分，胶体配比准确，胶体内不含气泡、无分层或断裂纹。4. 极端条件下的可靠性测试4.1 单脉冲雪崩能量试验目的：考察的是器件在使用过程中被关断时承受负载电感能量的能力。试验原理：器件在使用时经常连接的负载是感性的，或者电路中不可避免的也会存在寄生电感。当器件关断时，电路中电流会突然下降，变化的电流会在感性负载上产生一个应变电压，这部分电压会叠加电源电压一起加载在器件上，使器件在瞬间承受一个陡增的电压，这个过程伴随着电流的下降。图4.1 a）的雪崩能量测试电路就是测试这种工况的，被测器件上的电流电压变化情况如图4.1 b）。图4.1 a)雪崩能量测试电路图；b)雪崩能量被测器件的电流电压特性示意图这个过程中，电感上储存的能量瞬时全部转移到器件上，可知电流刚开始下降时，电感储存的能量为1/2*ID2*L，所以器件承受的雪崩能量也就是电感包含的所有能量，为1/2*ID2*L。试验目标：在正向电流ID = 20A下，器件单脉冲雪崩能量EAS1J试验步骤：将器件放入测试台，给器件施加导通电流为20A。设置测试台电感参数使其不断增加，直至器件的单脉冲雪崩能量超过1J。通过/失效标准：可靠性试验完成后，按照下表所列的顺序测试（有些测试会对后续测试有影响），符合下表要求的可认为通过。测试项目通过条件IGSS USLIDSS or IDSX USLVGS(off) or VGS(th)LSL USLVDS(on) USLrDS(on) USL (仅针对MOSFET)USL: upper specification limit, 最高上限值LSL: lower specification limit, 最低下限值4.2 抗短路能力试验目的：把样品暴露在空气干燥的恒温环境中，突然使器件通过大电流，观测元器件在大电流大电压下于给定时间长度内承受大电流的能力。试验原理：当器件工作于实际高压电路中时，电路会出现误导通现象，导致在短时间内有高于额定电流数倍的电流通过器件，器件承受这种大电流的能力称为器件的抗短路能力。为了保护整个系统不受误导通情况的损坏，系统中会设置保护电路，在出现短路情况时迅速切断电路。但是保护电路的反应需要一定的时长，需要器件能够在该段时间内不发生损坏，因此器件的抗短路能力对整个系统的可靠性尤为重要。器件的抗短路能力测试有三种方式，分别对应的是器件在不同的初始条件下因为电路突发短路（比如负载失效）而接受大电流大电压时的反应。抗短路测试方式一，也称为“硬短路”，是指IGBT从关断状态（栅压为负）直接开启进入到抗短路测试中；抗短路测试方式二，是指器件在已经导通有正常电流通过的状态下（此时栅压为正，漏源电压为正但较低），进入到抗短路测试中；抗短路测试方式三是指器件处于栅电压已经开启但漏源电压为负（与器件反并联的二极管处于续流状态，所以此时器件的漏源电压由于续流二极管的钳位在-0.7eV左右，，栅压为正），进入到抗短路测试中。可知，器件的抗短路测试都是对应于器件因为电路的突发短路而要承受电路中的大电流和大电压，只是因为器件的初始状态不同而会有不同的反应。抗短路测试方法一电路如图4.2，将器件直接加载在电源两端，器件初始状态为关断，此时器件承受耐压。当给器件栅电极施加一个脉冲，器件开启，从耐压状态直接开始承受一个大电流及大电压，考量器件的“硬”耐短路能力。图4.2 抗短路测试方法一的测试电路图抗短路测试方法二及三的测试电路图如图4.2，图中L_load为实际电路中的负载电感，L_par为电路寄生电感，L_sc为开关S1配套的寄生电感。当进行第二种抗短路方法测试时，将L_load下端连接到上母线（Vdc正极），这样就使L_sc支路与L_load支路并联。初态时，S1断开，DUT开通，电流从L_load和DUT器件上通过，开始测试时，S1闭合，L_load瞬时被短路，电流沿着L_sc和DUT路线中流动，此时电流通路中仅包含L_sc和L_par杂散电感，因此会有大电流会通过DUT，考察DUT在导通状态时承受大电流的能力。当进行第三种抗短路方法测试时，维持图4.2结构不变，先开通IGBT2并保持DUT关断，此时电流从Vdc+沿着IGBT2、L_load、Vdc-回路流通，接着关断IGBT2，那么D1会自动给L_load续流，在此状态下开启DUT栅压，DUT器件处于栅压开启，但漏源电压被截止状态，然后再闭合S1，大电流会通过L_sc支路涌向DUT。在此电路中IGBT2支路的存在主要是给D1提供续流的电流。图4.3 抗短路测试方法二和方法三的测试电路图1） 抗短路测试方法一：图4.2中Vdc及C1大电容提供持续稳定的大电压，给测试器件DUT栅极施加一定时间长度的脉冲，在被试器件被开启的时间内，器件开通期间处于短路状态，且承受了较高的耐压。器件在不损坏的情况下能够承受的最长开启时间定义为器件的短路时长（Tsc），Tsc越大，抗短路能力越强。在整个短路时长器件，器件所承受的能量，为器件的短路能量（Esc）。器件的抗短路测试考察了器件瞬时同时承受高压、高电流的能力，也是一种器件的复合应力测试方式。图4.2测试电路中的Vdc=600V，C1、C2、C3根据器件的抗短路性能能力决定，C1的要求是维持Vdc的稳定，C1的要求是测试过程中释放给被测器件的电能不能使C1两端的电压下降过大（5%之内可接受）。C2，C3主要用于给器件提供高频、中频电流，不要求储存能量过大。对C2、C3的要求是能够降低被测器件开通关断时造成的漏源电压振幅即可。图4.4 抗短路能力测试方法一的测试结果波形图4.4给出了某款SiC平面MOSFET在290K下，逐渐增大栅极脉冲宽度（PW）的抗短路能力测试结果。首先需要注意的是在测试过程中，每测量一个脉冲宽度的短路波形，需要间隔足够长的时间，以消除前一次短路测试带来的器件温度上升对后一次测试的器件初始温度的影响，保证每次测试初始温度的准确。从图中可以看出，Id峰值出现在1 μs和2 μs之间，随着开通时间的增加，Id呈现出先增加后减小的时间变化趋势。Id的上升阶段，是因为器件开启时有大电流经过器件，在高压的共同作用下，器件温度迅速上升，因为此时MOSFET的沟道电阻是一个负温度系数，所以MOSFET沟道电阻减小，Id则上升，在该过程中电流上升的速度由漏极电压、寄生电感以及栅漏电容的充电速度所决定；随着大电流的持续作用，器件整体温度进一步上升，器件此时的导通电阻变成正温度系数，器件的整体电阻将随温度增加逐渐增大，这时器件Id将逐渐减小。所以，整个抗短路能力测试期间，Id先增加后下降。此外，测试发现，当脉冲宽度增加到一定程度，Id在关断下降沿出现拖尾，即器件关断后漏极电流仍需要一定的时间才能恢复到0A。在研究中发现当Id拖尾到达约12A左右之后，进一步增大脉冲宽度，器件将损坏，并伴随器件封装爆裂。所以针对这款器件的抗短路测试，定义Tsc为器件关断时漏极电流下降沿拖尾到达10A时的脉冲时间长度。Tsc越长，代表器件的抗短路能力越强。测试发现，低温有助于器件抗短路能力的提升，原因是因为，低的初始温度意味着需要更多的时间才能使器件达到Id峰值。仿真发现，器件抗短路测试失效模式主要有两种：1、器件承受高压大电流的过程中，局部高温引起漏电流增加，触发了器件内部寄生BJT闩锁效应，栅极失去对沟道电流的控制能力，器件内部电流局部集中发生热失效，此时的表现主要是器件的Id电流突然上升，器件失效；2、器件温度缓慢上升时，导致器件内部材料性能恶化，比如栅极电极或者SiO2/Si界面处性能失效，主要表现为器件测试过程中Vgs陡降，此时，器件的Vds若未发生进一步损坏仍能承受耐压，只是器件Vgs耐压能力丧失。上述两种失效模式都是由于温度上升引起，所以要提升器件的抗短路能力就是要控制器件内部温度上升。仿真发现导通时最高温区域主要集中于高电流密度区域（沟道部分）及高电场区域（栅氧底部漂移区）。因此，要提升器件的抗短路能力，要着重从器件的沟道及栅氧下方漂移区的优化入手，降低电场峰值及电流密度，此外改善栅氧的质量将起到决定性的作用。2） 抗短路测试方法二：图4.5 抗短路能力测试方法二的测试结果波形如图4.5，抗短路测试方法二的测试过程中DUT器件会经历三个阶段：（1）漏源电压Vds低，Id电流上升：当负载被短路时，大电流涌向DUT器件，此时电路中仅包含L_sc和L_par杂散电感，DUT漏源电压较低，Vdc电压主要分布在杂散电感上，所以Id电流以di/dt=Vdc/（L_sc+L_par）的斜率开始上升。随着Id增加，因为DUT器件的漏源之间的寄生电容Cgd，会带动栅压上升，此时更加促进Id电流的增加，形成一个正循环，Id急剧上升。（2）Id上升变缓然后开始降低，漏源电压Vds上升：Id上升过程中，Vds漏源电压开始增加，导致Vdc分压到杂散电感上的电压降低，导致电流上升率di/dt减小，Id上升变缓，当越过Id峰值后，Id开始下降，-di/dt使杂散电感产生一个感应电压叠加在Vds上导致Vds出现一个峰值。Vds峰值在Id峰值之后。（3）Id、Vds下降并恢复：Id，Vds均下降恢复到抗短路测试一的高压高电流应力状态。综上所述，抗短路测试方法一的条件比方法一的更为严厉和苛刻。3） 抗短路测试方法三：图4.6 抗短路能力测试方法二的测试结果波形如图4.6，抗短路测试方法三的波形与方法二的波形几乎一致，仅仅是在Vds电压上升初期有一个小的电压峰（如图4.6中红圈），这是与器件发生抗短路时的初始状态相关的。因为方法三中器件初始状态出于栅压开启，Vds为反偏的状态，所以器件内部载流子是耗尽的。此时若器件Vds转为正向开通则必然发生一个载流子充入的过程，引发一个小小的电压峰，这个电压峰值是远小于后面的短路电压峰值的。除此以外，器件的后续状态与抗短路测试方法二的一致。一般来说，在电机驱动应用中，开关管的占空比一般比续流二极管高，所以是二极管续流结束后才会开启开关管的栅压，这种情况下，只需要考虑仅开关管开通时的抗短路模式，则第二种抗短路模式的可能性更大。然而，当一辆机车从山上开车下来，电动机被用作发电机，能量从车送到电网。续流二极管的占空比比开关管会更高一点，这种操作模式下，如果负载在二极管续流且开关管栅压开启时发生短路，则会进行抗短路测试模式三的情况。改进抗短路失效模式二及三的方法，是通过给开关器件增加一个栅极前钳位电路，在Id上升通过Cgd带动栅极电位上升时，钳位电路钳住栅极电压，就不会使器件的Id上升陷入正反馈而避免电流的进一步上升。试验目标：常温下，令Vdc=600V，通过控制Vgs控制SiC MOSFET的开通时间，从2μs开通时间开始以1μs为间隔不断增加器件的开通时间，直至器件损坏，测试过程中保留测试曲线。需要注意的是，在测试过程中，每测量一个脉冲宽度的短路波形，需要间隔足够长的时间，以消除前一次短路测试带来的器件温度上升对后一次测试的器件初始温度的影响，保证每次测试初始温度的准确。试验步骤：搭建抗短路能力测试电路。将器件安装与测试电路中，保持栅压为0。通过驱动电路设置器件的开通时间，给器件一个t0=2μs时间的栅源脉冲电压，使器件开通t0时间，观察器件上的电流电压曲线，判断器件是否能够承受2μs的短路开通并不损坏；如未损坏，等待足够长时间以确保器件降温至常温状态，设置驱动电路使器件栅源电压单脉冲时间增加1us，再次开通，观察器件是否能够承受3μs的短路开通并不损坏。循环反复直至器件发生损坏。试验标准：器件被打坏前最后一次脉冲时间长度即为器件的短路时长Tsc。整个短路时长期间，器件所承受的能量为器件的短路能量Esc。4.3 浪涌试验目的：把样品暴露在空气干燥的恒温环境中，对器件施加半正弦正向高电流脉冲，使器件在瞬间发生损坏，观测元器件在高电流密度下的耐受能力。试验原理：下面以SiC二极管为例，给出了器件承受浪涌电流测试时的器件内部机理。器件在浪涌应力下的瞬态功率由流过器件的电流和器件两端的电压降的乘积所决定，电流和压降越高，器件功率耗散就越高。已知浪涌应力对器件施加的电流信号是固定的，因此导通压降越小的器件瞬态功率越低，器件承受浪涌的能力越强。当器件处于浪涌电流应力下，电压降主要由器件内部寄生的串联电阻承担，因此我们可以通过降低器件在施加浪涌电流瞬间的导通电阻，减小器件功率、提升抗浪涌能力。a）给出了4H-SiC二极管实际浪涌电流测试的曲线，图4.7 a）曲线中显示器件的导通电压随着浪涌电流的上升和下降呈现出“回滞”的现象。图4.7 a）二极管浪涌电流的实测曲线； b）浪涌时温度仿真曲线浪涌过程中，器件的瞬态 I-V 曲线在回扫过程中出现了电压回滞，且浪涌电流越高，器件在电流下降和上升过程中的压降差越大，该电压回滞越明显。当浪涌电流增加到某一临界值时，I-V 曲线在最高压降处出现了一个尖峰，曲线斜率突变，器件发生了失效和损坏。器件失效后，瞬态 I-V 曲线在最高电流处出现突然增加的毛刺现象，电压回滞也减小。引起SiC JBS二极管瞬态 I-V 曲线回滞的原因是，在施加浪涌电流的过程中，SiC JBS 二极管的瞬态功率增加，但散热能力有限，所以浪涌过程中器件结温增加，SiC JBS 二极管压降也发生了变化，产生了回滞现象。在每次对器件施加浪涌电流过程中，随着电流的增加，器件的肖特基界面的结温会增加，当电流降低接近于0时结温才逐渐回落。在浪涌电流导通的过程中，结温是在积累的。由于电流上升和下降过程中的结温的差异，导致了器件在电流下降过程的导通电阻高于电流在上升过程中导通电阻。这使得电流下降过程 I-V 曲线压降更大，从而产生了在瞬态 I-V 特性曲线电压回滞现象。浪涌电流越高，器件的肖特基界面处的结温越高，因此导通电阻就越大，而回滞现象也就越明显。为了分析器件在 40 A 以上浪涌电流下的瞬态 I-V 特性变化剧烈的原因，使用仿真软件模拟了肖特基界面处温度随电流大小的变化曲线，如图4.7 b)所示，在 40 A 以上浪涌电流下，结温随浪涌电流变化非常剧烈。器件在 40 A 浪涌电流下，最高结温只有 358 K。但是当浪涌电流增加到60 A 时，最高结温已达1119 K，这个温度足以对器件破坏表面的肖特基金属，引起器件失效。图4.7 b)中还可以得出，浪涌电流越高，结温升高的变化程度就越大，56 A 和 60 A 浪涌电流仅相差 4 A，最高结温就相差 543 K，最高结温的升高速度远比浪涌电流的增加速度快。结温的快速升高导致了器件的导通电阻迅速增大，正向压降快速增加。因此，电流上升和下降过程中，器件的导通压降会更快速地升高和下降，使曲线斜率发生了突变。器件结温随着浪涌电流的增大而急剧增大，是因为它们之间围绕着器件导通电阻形成了正反馈。在浪涌过程中，随着浪涌电流的升高，二极管的功率增加，产生的焦耳热增加，导致了结温上升；另一方面，结温上升，导致器件的导通电阻增大，压降进一步升高。导通电压升高，导致功率进一步增加，使得结温进一步升高。因此器件的结温和电压形成了正反馈，致使结温和压降的增加速度远比浪涌电流的增加速度快。当浪涌电流增加到某一临界值时，触发这个正反馈，器件就会发生失效和损坏。长时间的重复浪涌电流会在外延层中引起堆垛层错生长，浪涌电流导致的自热效应会引起顶层金属熔融，使得电极和芯片之间短路，还会导致导通压降退化和峰值电流退化，并破坏器件的反向阻断能力。金属Al失效是大多数情况下浪涌失效的主要原因，应该使用鲁棒性更高的材料替代金属Al，以改善SiC器件的高温特性。目前MOS器件中，都没有给出浪涌电流的指标。而二极管、晶闸管器件中有这项指标。如果需要了解本项目研发的MOSFET器件的浪涌能力，也可以搭建电路实现。但是存在的问题是，MOS器件的导通压降跟它被施加的栅压是相关的，栅压越大，导通电阻越低，耐浪涌能力越强。如何确定浪涌测试时应该给MOSFET施加的栅压，是一个需要仔细探讨的问题。试验目标：我们已知浪涌耐受能力与器件的导通压降有关，但目前无法得到明确的定量关系。考虑到目标器件也没有这类指标的参考，建议测试时，在给定栅压下（必须确保器件能导通），对器件从低到高依次施加脉冲宽度为10ms或8.3ms半正弦电流波，直到器件发生损坏。试验步骤：器件安装在测试台上后，器件栅极在给定栅压下保持开启状态。通过测试台将导通电流设置成10ms或8.3ms半正弦电流波，施加在器件漏源极间。逐次增加正弦波的上限值，直至器件被打坏。试验标准：器件被打坏前的最后一次通过的浪涌值即为本器件在特定栅压下的浪涌指标值。以上内容给出了本项目研发器件在复合应力及极端条件下的可靠性测试方法，通过这些方法都是来自于以往国际工程经验和鉴定意见，可以对被测器件的可靠性有一个恰当的评估。但是，上述方法都是对测试条件和测试原理的阐述，如何通过测试结果来评估器件的使用寿命，并搭建可靠性测试条件与可靠性寿命之间的桥梁，就得通过可靠性寿命评估模型来实现。

封装，简而言之就是把晶圆厂(Foundry)生产出来的集成电路裸片（Die）放到一块起承载作用的基板上，用引线将Die上的集成电路与管脚互连，再把管脚引出来，然后固定包装成为一个整体。它可以起到保护芯片的作用，相当于是芯片的外壳，不仅能固定、密封芯片，还能增强其电热性能。半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋和成型（Trim&Form）、电镀（Plating）以及打印等工艺。典型的封装工艺流程为：划片、装片、键合、塑封、去飞边、电镀、打印、切筋和成型、外观检查、成品测试、包装出货。集成电路产业链包括集成电路设计、集成电路晶圆制造、芯片封装和测试、设备和材料行业。芯片封装测试环节是指芯片制造工艺完成后的封装测试环节，传统封装方式包括DIP、SOP、QFP等。先进封装是相较于传统封装而言，随着电子产品进一步朝向小型化与多功能的发展，芯片尺寸越来越小，种类越来越多等，使得三维立体（3D）封装、扇形封装(FOWLP/PLP)、微间距焊线技术，以及系统封装(SiP)等先进封装技术成为延续摩尔定律的最佳选择之一。基于此，仪器信息网对各种封装技术进行了盘点，以飨读者。DIP双列直插式封装DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。DIP封装具有以下特点：1.适合在PCB(印刷电路板)上穿孔焊接，操作方便；2.芯片面积与封装面积之间的比值较大，故体积也较大；Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。BGA封装随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。BGA封装技术又可详分为五大类：1.PBGA（Plasric BGA）基板：一般为2-4层有机材料构成的多层板。Intel系列CPU中，Pentium II、III、IV处理器均采用这种封装形式；2.CBGA（CeramicBGA）基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，Pentium I、II、Pentium Pro处理器均采用过这种封装形式；3.FCBGA（FilpChipBGA）基板：硬质多层基板；4.TBGA（TapeBGA）基板：基板为带状软质的1-2层PCB电路板；5.CDPBGA（Carity Down PBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。BGA封装具有以下特点：1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率；2.虽然BGA的功耗增加，但由于采用的是可控塌陷芯片法焊接，从而可以改善电热性能；3.信号传输延迟小，适应频率大大提高；4.组装可用共面焊接，可靠性大大提高。BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。QFP塑料方型扁平式封装QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。PFP塑料扁平组件式封装PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。QFP/PFP封装具有以下特点：1.适用于SMD表面安装技术在PCB电路板上安装布线。2.适合高频使用。3.操作方便，可靠性高。4.芯片面积与封装面积之间的比值较小。Intel系列CPU中80286、80386和某些486主板采用这种封装形式。PGA插针网格阵列封装PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。PGA封装具有以下特点：1.插拔操作更方便，可靠性高；2.可适应更高的频率。Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。芯片级（CSP）封装随着全球电子产品个性化、轻巧化的需求蔚为风潮，封装技术已进步到CSP(Chip Size Package)。它减小了芯片封装外形的尺寸，做到裸芯片尺寸有多大，封装尺寸就有多大。即封装后的IC尺寸边长不大于芯片的1.2倍，IC面积只比晶粒（Die）大不超过1.4倍。CSP封装又可分为四类：1.Lead Frame Type(传统导线架形式)，代表厂商有富士通、日立、Rohm、高士达（Goldstar）等等；2.Rigid Interposer Type(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等；3.Flexible Interposer Type(软质内插板型)，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气（GE）和NEC；4.Wafer Level Package(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。CSP封装具有以下特点：1.满足了芯片I/O引脚不断增加的需要；2.芯片面积与封装面积之间的比值很小；3.极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电（IA）、数字电视（DTV）、电子书（E-Book）、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝牙（Bluetooth）等新兴产品中。堆叠封装芯片堆叠封装主要强调用于堆叠的基本“元素”是晶圆切片。多芯片封装、堆叠芯片尺寸封装、超薄堆叠芯片尺寸封装等均属于芯片堆叠封装的范畴。芯片堆叠封装技术优势在于采用减薄后的晶圆切片可使封装的高度更低。堆叠封装有两种不同的表现形式，即PoP堆叠(Package on Package，PoP)和PiP堆叠（Package in Package Stacking，PiP）。PoP堆叠使用经过完整测试且封装完整的芯片，其制作方式是将完整的单芯片或堆叠芯片堆叠到另外一片完整单芯片或堆叠芯片的上部。其优势在于参与堆叠的基本“元素”为成品芯片，所以该技术理论上可将符合堆叠要求的任意芯片进行堆叠。PiP堆叠使用经过简单测试的内部堆叠模块和基本组装封装作为基本堆叠模块，但受限于内部堆叠模块和基本组装封装的低良率，PiP堆叠成品良率较差。但PiP的优势也十分明显，即在堆叠中可使用焊接工艺实现堆叠连接，成本较为低廉。PoP封装外形高度高于PiP封装，但是装配前各个器件可以单独完整测试，封装后的成品良率较好。堆叠封装技术中封装后成品体积最小的应属3D封装技术。3D封装可以在更小，更薄的封装壳内封装更多的芯片。按照结构3D封装可分为芯片堆叠封装和封装堆叠封装。晶圆级封装（WLP）在传统晶圆封装中，是将成品晶圆切割成单个芯片，然后再进行黏合封装。不同于传统封装工艺，晶圆级封装是在芯片还在晶圆上的时候就对芯片进行封装，保护层可以黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片。相比于传统封装，晶圆级封装具有以下优点：1、封装尺寸小：由于没有引线、键合和塑胶工艺，封装无需向芯片外扩展，使得WLP的封装尺寸几乎等于芯片尺寸。2、高传输速度：与传统金属引线产品相比，WLP一般有较短的连接线路，在高效能要求如高频下，会有较好的表现。3、高密度连接：WLP可运用数组式连接，芯片和电路板之间连接不限制于芯片四周，提高单位面积的连接密度。4、生产周期短：WLP从芯片制造到、封装到成品的整个过程中，中间环节大大减少，生产效率高，周期缩短很多。5、工艺成本低：WLP是在硅片层面上完成封装测试的，以批量化的生产方式达到成本最小化的目标。WLP的成本取决于每个硅片上合格芯片的数量，芯片设计尺寸减小和硅片尺寸增大的发展趋势使得单个器件封装的成本相应地减少。WLP可充分利用晶圆制造设备，生产设施费用低。2.5D/3D先进封装集成工艺新兴的2.5D和3D技术有望扩展到倒装芯片和晶圆级封装工艺中。通过使用硅中介层（Interposers）和硅通孔（TSV）技术，可以将多个芯片进行垂直堆叠。TSV堆叠技术实现了在不增加IC平面尺寸的情况下，融合更多的功能到IC中，允许将更大量的功能封装到IC中而不必增加其平面尺寸，并且硅中介层用于缩短通过集成电路中的一些关键电通路来实现更快的输入和输出。因此，使用先进封装技术封装的应用处理器和内存芯片将比使用旧技术封装的芯片小约30%或40%，比使用旧技术封装的芯片快2～3倍，并且可以节省高达40%或者更多的功率。2.5D和3D技术的复杂性以及生产这些芯片的IC制造商（Fab）和外包封装/测试厂商的经济性意味着IDM和代工厂仍需要处理前端工作，而外包封装/测试厂商仍然最适合处理后端过程，比如通过露出、凸点、堆叠和测试。外包封装/测试厂商的工艺与生产主要依赖于内插件的制造，这是一种对技术要求较低的成本敏感型工艺。三维封装可以更高效地利用硅片，达到更高的“硅片效率”。硅片效率是指堆叠中的总基板面积与占地面积的比率。因此，与其他2D封装技术相比，3D技术的硅效率超过了100%。而在延迟方面，需要通过缩短互连长度来减少互连相关的寄生电容和电感，从而来减少信号传播延迟。而在3D技术中，电子元件相互靠得很近，所以延迟会更少。相类似，3D技术在降低噪声和降低功耗方面的作用在于减少互连长度，从而减少相关寄生效应，从而转化为性能改进，并更大程度的降低成本。此外，采用3D技术在降低功耗的同时，可以使3D器件以更高的频率运行，而3D器件的寄生效应、尺寸和噪声的降低可实现更高的每秒转换速率，从而提高整体系统性能。3D集成技术作为2010年以来得到重点关注和广泛应用的封装技术，通过用3D设备取代单芯片封装，可以实现相当大的尺寸和重量降低。这些减少量的大小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。据报道，与传统封装相比，使用3D技术可以实现40～50倍的尺寸和重量减少。系统级封装SiP技术SiP（System in Package，系统级封装）为一种封装的概念，是将一个系统或子系统的全部或大部分电子功能配置在整合型基板内，而芯片以2D、3D的方式接合到整合型基板的封装方式。SiP不仅可以组装多个芯片，还可以作为一个专门的处理器、DRAM、快闪存储器与被动元件结合电阻器和电容器、连接器、天线等，全部安装在同一基板上上。这意味着，一个完整的功能单位可以建在一个多芯片封装，因此，需要添加少量的外部元件，使其工作。SIP封装并无一定型态，就芯片的排列方式而言，SIP可为多芯片模块(Multi-chipModule；MCM)的平面式2D封装，也可再利用3D封装的结构，以有效缩减封装面积；而其内部接合技术可以是单纯的打线接合(WireBonding)，亦可使用覆晶接合(FlipChip)，但也可二者混用。除了2D与3D的封装结构外，另一种以多功能性基板整合组件的方式，也可纳入SIP的涵盖范围。此技术主要是将不同组件内藏于多功能基板中，亦可视为是SIP的概念，达到功能整合的目的。不同的芯片排列方式，与不同的内部接合技术搭配，使SIP的封装型态产生多样化的组合，并可依照客户或产品的需求加以客制化或弹性生产。近年来随着摩尔定律逐渐逼近物理极限，先进封装技术越来越受到半导体行业的关注，成为行业的研究热点，基于此，仪器信息网联合电子工业出版社特在“半导体工艺与检测技术”主题网络研讨会上设置了“封装及其检测技术”，众多行业大咖将详谈封装工艺与技术。主办单位： 仪器信息网 电子工业出版社直播平台：仪器信息网网络讲堂平台会议官网：https://www.instrument.com.cn/webinar/meetings/semiconductor20220920/会议形式：线上直播，免费报名参会（报名入口见会议官网或点击上方图片）点击下方图片或会议官网报名即可

晶圆大多是非常脆的硅基材料，直接拿取是非常容易脆断的，所以必须封装起来，并且把线路与外部设备连接，才能出厂。本文详述芯片的封装工艺和相关的设备。封装听起来似乎就是包装，好像比较简单。封装与蚀刻和沉积相比，在一定程度上是要简单一点，但封装同样是一个高科技的行业。封装技术的发展芯片封装被分传统封装和先进封装。传统封装的目的是将切割好的芯片进行固定、引线和封闭保护。但随着半导体技术的快速发展，芯片厚度减小、尺寸增大，及其对封装集成敏感度的提高，基板线宽距和厚度的减小，互联高度和中心距的减小，引脚中心距的减小，封装体结构的复杂度和集成度提高，以及最终封装体的小型化发展、功能的提升和系统化程度的提高。越来越多超越传统封装理念的先进封装技术被提出。先进封装(Advanced Packaging)是本文讨论的重点。我们先了解一下传统封装，这有利于更好地理解先进封装。传统封装技术发展又可细分为三阶段。阶段一（1980 以前）：通孔插装（Through Hole，TH）时代其特点是插孔安装到 PCB 上，引脚数小于 64，节距固定，最大安装密度 10 引脚/cm2，以金属圆形封装（TO）和双列直插封装（DIP）为代表；阶段二（1980-1990）：表面贴装（Surface Mount，SMT）时代其特点是引线代替针脚，引线为翼形或丁形，两边或四边引出，节距 1.27-0.44mm，适合 3-300 条引线，安装密度 10-50 引脚/cm2，以小外形封装（SOP）和四边引脚扁平封装（QFP）为代表；阶段三（1990-2000）：面积阵列封装时代在单一芯片工艺上，以焊球阵列封装（BGA）和芯片尺寸封装（CSP）为代表，采用“焊球”代替“引脚”，且芯片与系统之间连接距离大大缩短。在模式演变上，以多芯片组件（MCM）为代表，实现将多芯片在高密度多层互联基板上，用表面贴装技术组装成多样电子组件、子系统。自20世纪90年代中期开始，基于系统产品不断多功能化的需求，同时也由于芯片尺寸封装（CSP）封装、积层式多层基板技术的引进，集成电路封测产业迈入三维叠层封装（3D）时代。这个发展阶段，先进封装应运而生。先进封装具体特征表现为：（1）封装元件概念演变为封装系统；（2）单芯片向多芯片发展；（3）平面封装（MCM）向立体封装（3D）发展；（4）倒装连接、TSV硅通孔连接成为主要键合方式。先进封装优势先进封装提高加工效率，提高设计效率，减少设计成本。先进封装工艺技术主要包括倒装类（FlipChip,Bumping），晶圆级封装（WLCSP，FOWLP，PLP），2.5D封装（Interposer）和3D封装（TSV）等。以晶圆级封装为例，产品生产以圆片形式批量生产，可以利用现有的晶圆制备设备，封装设计可以与芯片设计一次进行。这将缩短设计和生产周期，降低成本。先进封装以更高效率、更低成本、更好性能为驱动。先进封装技术上通过以点带线的方式实现电气互联，实现更高密度的集成，大大减小了对面积的浪费。SiP技术及PoP技术奠定了先进封装时代的开局，如Flip-Chip（倒装芯片）， WaferLevelPackaging（WLP，晶圆级封装），2.5D封装以及3D封装技术，ThroughSiliconVia（硅通孔，TSV）等技术的出现进一步缩小芯片间的连接距离，提高元器件的反应速度，未来将继续推进着先进封装的进步。所有这些先进封装技术，被集中起来发展成为了3D封装。3D封装会综合使用倒装、晶圆级封装以及 POP/Sip/TSV 等立体式封装技术，其发展共划分为三个阶段：第一阶段：采用引线和倒装芯片键合技术堆叠芯片；第二阶段：采用封装体堆叠（POP）；第三阶段：采用硅通孔技术实现芯片堆叠。3D封装可以通过两种方式实现：封装内的裸片堆叠和封装堆叠。封装堆叠又可分为封装内的封装堆叠和封装间的封装堆叠。最后，我们列举一下这些主要的先进封装技术：★ 倒装（FC-FlipChip）★ 晶圆级封装（WLP-Wafer level package）★ 2.5D封装★ (POP/Sip/TSV)等3D立体式封装技术★ 3D封装技术封装的级别电子封装的工程被分成六个级别：层次1（裸芯片）它是特指半导体集成电路元件（IC芯片）的封装，芯片由半导体厂商生产，分为两类，一类是系列标准芯片，另一类是针对系统用户特殊要求的专用芯片，即未加封装的裸芯片（电极的制作、引线的连接等均在硅片之上完成）。层次2（封装后的芯片即集成块）分为单芯片封装和多芯片封装两大类。前者是对单个裸芯片进行封装，后者是将多个裸芯片装载在多层基板（陶瓷或有机材料）上进行气密闭封装构成MCM。层次3（板或卡）它是指构成板或卡的装配工序。将多个完成层次2的单芯片封装在PCB板等多层基板上，基板周边设有插接端子，用于与母板及其它板或卡的电气连接。层次4（单元组件）将多个完成层次3的板或卡，通过其上的插接端子搭载在称为母板的大型PCB板上，构成单元组件。层次5（框架件）它是将多个单元构成（框）架，单元与单元之间用布线或电缆相连接。层次6（总装、整机或系统）它是将多个架并排，架与架之间由布线或电缆相连接，由此构成大型电子设备或电子系统。先进封装的主要设备了解了封装的工艺，再来看看有哪些实际的操作要做，所需的设备就明确了。这里按工艺步骤列举一些：1、裸片堆叠。需要晶圆级叠片机。这是一个对可靠性要求极高的设备，因为线路完成后的晶圆很昂贵，而且非常易碎，更重要的对叠片的精度要求更高。目前还没有孤傲产量产的设备。2、晶圆切割，将Wafer切割成单个芯片。常见有切割机（Saw锯切）、划片机、激光切割机等。3、芯片堆叠。这个设备的难度在于精度和速度。目前国内有很多家厂商在研发这类设备，主要还是速度（产能）方面的差距。4、、封装级光刻和刻蚀。这是光刻技术练兵的场所，这里的光刻精度是微米级的，精度高一点的也达到了0.1微米。5、贴片（把芯片放在基板上）。这一过程需要用到点胶机，贴片机/固晶机/键合机等主要设备，还要用到印刷机，植球机，回熔焊，固化设备，压力设备，清洗设备等。6、引线键合。主要有Wire Bound和Die Bound两类设备。7、置散热片、散热胶、外壳。这一过程也要用到点胶，灌胶，植片机/固晶机/贴片机，压合设备，清洗设备等主要设备。8、检验。包括检验、测试和分选。下面我们针对其中部分常见设备，介绍其原理和结构。1、清洗机这些设备中，清洗机听起来相对简单，但清洗机也绝对不是那么的简单。清洗的优劣，决定着产品的良率，性能及可靠性。有时更决定着工艺过程的成败。接触芯片的零件的清洗，对尘埃、油污的要求，都是绝对严苛的，有的还要对零件表面的挥发气体进行测量，对表面对不同物质的亲合性进行测量。而要达到这些要求，对清洗工艺的要求也往往非常复杂。一条清洗线也动辄十几道 ，几十道工艺过程，对零件进行物理的、化学的、生物级别的清洗与干燥。2、涂胶设备封装阶段的胶水，作用一是把IC的不同部分粘结起来，作用二是把IC各个部分之间的间隙填充起来，作用三是把IC包裹保护起来。这也就基本形成了三个类别，一是点胶，二是填充，三是塑封（Moding）。这些工艺过程，听起来比较简单，很容易理解。事实也确实如此。只是对胶量的控制，均匀性有很高的要求。胶水的压力，出胶口的形状，温度，运动的平稳性，设备的振动，空气流动等，每一个环节都要精确控制。涂胶的工艺的特性主要的还是决定于胶水的特性。在这里我们只谈设备，不谈耗材。芯片点胶芯片底填芯片塑封3、刻蚀\光刻机我们常听说的那些高大上的光刻机，是指晶圆级别上用来刻蚀芯片电路的。封装过程也要用到光刻机，需要制作用于定位和精确定位芯片的封装模板。光刻机可以用于制作这些封装模板的微米级图案。光刻机通过曝光光刻胶和进行显影的过程，将图案精确地转移到封装模板上。封装过程所用光刻机线宽要求比较低，一般500nm的都能用了。封装用光刻机封装用刻蚀机4、芯片键合机芯片键合机，是把芯片与基板连接在一起的设备，有两种主要的方式，Wire Bond和Die Bond。Wire Bond设备通常被称作绑线机，绑线机是用金属引线把IC上的引脚与基板（Substrate）的引脚进行连接的设备。这个工艺中使用的金属细线通常只有几十微米，一根一根把金属丝熔融在引脚上。这个过程在引脚多的芯片上就很耗时。Die Bond设备有时被称作贴片机或固晶机机。Die Bond是近些年才发展起来的技术，是通过金属球阵列来进行连接，就是常说的BGA技术（Ball Grid Array）。Die Bond的连接方式效率更高，一次性可以连接所有引脚，所以生产数百数千引脚的芯片也很方便。还有就是Die Bond封装更加紧凑，所以Die Bond是未来芯片键合的主要方式。Wire Bond设备5、贴片机贴片机是一种高度复杂且精密的机器，其工作原理可以追溯到微电子组件制造的核心。这些机器使用先进的视觉系统，如光学传感器和高分辨率摄像头，以检测和定位微小的电子元件。这种视觉系统能够在纳米级别准确度下进行操作，确保元件的精确定位。贴片通常是指表面贴装技术，是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（PrintedCircuit Board，PCB）的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。除此之外，贴片还指应用于裸芯片（Die）的贴装技术，是指将晶圆片上没有封装或保护层的晶片（裸芯片）贴装到基板上的过程。这些芯片通常由硅等材料制成，并通过刻蚀、沉积、光刻等工艺加工而成。裸芯片贴装是一种高精度、高技术含量的制造过程，在贴片过程中，由于裸芯片缺乏封装保护，对裸芯片的测试和组装要求更高，需要专门的贴片机设备和技术来确保其可靠性和稳定性。裸芯片贴装技术常用于高性能计算、光通信、存储和其他应用领域，其中需要更高的处理能力和集成度。

p & nbsp & nbsp & nbsp & nbsp 半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。封装测试是半导体产业的重要环节。在摩尔定律发展脚步迟缓的情况下，对芯片制造商而言，光是靠先进制程所带来的效能增进，已不足以满足未来的应用需求，因此先进封装技术显得尤为重要。然而目前的封装技术在封装材料上存在一些问题亟待解决。 /p p & nbsp & nbsp & nbsp & nbsp 在微型化的趋势下，封装尺寸越来越小，这对封装材料的散热、可靠性要求越来越高。但在超细间距应用中，焊接材料面临着工序复杂、空焊、冷接和焊接不良等问题。贺利氏为此推出了Welco AP5112焊锡膏，使用一体化印刷方案简化了封装流程，同时去除了空焊、冷接和焊接不良现象，减少了材料管理成本。 /p p & nbsp & nbsp & nbsp & nbsp 在高功率器件封装中，不同于传统半导体硅功率器件，第三代半导体功率器件工作温度突破了200℃，这对封装材料提出了新的要求。因此，功率器件封装中需要关键焊接材料具有较低的工艺温度、较高的工作温度、很好的导电性和散热能力。针对此，贺利氏推出了通过扩散将芯片背银和框架上的银（铜）连接在一起烧结银材料。 /p p & nbsp & nbsp & nbsp & nbsp 在存储器件封装应用中，引线键合高度依赖金线。随着国产存储芯片开始量产，急需降低引线键合成本。对此，贺利氏在去年发布了全球首款AgCoat Prime镀金银线，显著降低了净成本。 /p p & nbsp & nbsp & nbsp & nbsp 随着半导体制造工艺越来越难以继续缩微，先进封装对继续提升芯片性能的重要性日益凸显，对半导体封装材料也将带来更多要求。 /p p 原文： /p p style=" text-align: center " strong 贺利氏：全球化分工不可逆，构建可靠的供应链至关重要 /strong /p p & nbsp & nbsp & nbsp & nbsp 集微网消息，过去50年来，随着半导体工艺节点向7nm及以下节点工艺发展的速度减慢，摩尔定律减速，是否已到达效率极限已经引起全球辩论。尽管如此，5G、物联网和人工智能等新的终端市场应用正在彻底改变半导体行业，这些新兴应用对高效节能芯片的要求越来越强烈，小型化变得越来越重要，半导体业界正在积极探索解决方案，推动了对新的先进封装技术的需求。 /p p style=" text-align: center " img style=" max-width:100% max-height:100% " src=" http://s.laoyaoba.com/jwImg/news/2020/07/01/15936066458907.png" / /p p & nbsp & nbsp & nbsp & nbsp 贺利氏电子中国区销售总监王建龙对集微网记者表示，先进封装发展趋势走向了模块化。一方面，在微型化趋势下，系统级封装（SiP）中的元件数量不断增加，但同时封装体尺寸越来越小。受此影响，手机等消费电子产品的先进封装对于连接材料的要求越来越苛刻。在窄间距、高密度的封装要求下，呈现出模块化封装的发展趋势。另一方面，在新能源汽车、轨道交通、智能电网等应用中，呈现数十颗功能芯片集成在一个模块里封装的趋势。而无论是传统的硅功率器件，还是以氮化镓和碳化硅为代表的第三代半导体器件，大量的大功率器件集成在一个模块中，对散热、可靠性的要求越来越高。 /p p & nbsp & nbsp & nbsp & nbsp “随着技术不断进步，对于元器件的要求越来越严苛。面对激烈的竞争，制造商们倍感压力，不得不努力缩短产品上市时间。贺利氏电子了解这些挑战，也知道客户需要什么样的产品和服务来满足这些严苛的要求。”王建龙表示。例如在消费电子的超细间距应用中，对焊接材料的要求越来越严苛，贺利氏为此推出了Welco AP5112焊锡膏，可以用一体化印刷方案解决SiP封装的SMD和Flip Chip两次工序需求，减少加工步骤，简化SiP封装流程。同时去除了空焊和冷接、焊接不良现象，也减少了材料管理成本。最小可以支持钢网开孔尺寸70um，线间距50um的印刷。 /p p & nbsp & nbsp & nbsp & nbsp 在高功率器件封装中，对于传统的硅功率器件，受本身半导体结构的限制工作温度限定在175° C，第三代半导体功率器件则突破了200° C。因此一方面要延长硅基功率器件的使用周期，另一方面要适应碳化硅等第三代半导体小型化高散热的要求，这对作为功率器件封装中关键焊接材料也提出了新的要求，既要有低的工艺温度和高的工作温度，还要有很好的导电性和散热能力。贺利氏的烧结银材料主要用到了熔点961° C的银，保证了焊接材料可以工作在 200° C 以上，具有高导电性、高散热能力和热机械稳定性。从焊接工艺来说，这种烧结材料不同于锡膏，在整个焊接过程中，银始终作为固态形式存在，通过扩散将芯片背银和框架上的银（铜）连接在一起，烧结后具备很好的剪切强度、高的导电性和散热性，提高了功率器件的工作温度和可靠性。 /p p & nbsp & nbsp & nbsp & nbsp 在半导体市场中，存储器件占据非常大的比例。在许多半导体应用中，封装中使用的金线已被银线、裸铜线和镀钯铜线所取代。然而在存储器件封装应用中，引线键合仍然高度依赖金线。随着中国国产存储芯片开始量产，降低生产成本的需求十分强烈。针对此贺利氏在去年发布了全球首款AgCoat Prime镀金银线，性能和可靠性堪比金线，可显著降低净成本。王建龙表示，AgCoat Prime产品前期在国内一些客户中进行验证，可能个别客户会有一些工艺参数的微调，也可能需要他们跟客户再进行一定的重复验证。“可以肯定的是这款产品可以大幅降低存储器件的成本，也不排除将来成为一种行业标准解决方案。”他指出，“AgCoat Prime起初是针对半导体存储器设计的，但是也可以用到RFID、LED等应用中。” /p h4 疫情、国际局势加速半导体产业升级 /h4 p & nbsp & nbsp & nbsp & nbsp 今年爆发的疫情，先后在中国和全球半导体产业中掀起不小的震荡。因为终端需求下滑，许多市场研究机构预测今年半导体的增速也会大幅下滑乃至继续为负，但是中国市场呈现出了不一样的活力。 /p p & nbsp & nbsp & nbsp & nbsp 根据近日上海市委常委、副市长吴清公布的数据，在1-5月份各个领域受到挑战的情况下，上海集成电路逆势增长，销售收入实现38.7%的增长。对此王建龙表示，中国半导体市场在未来五年里预计都将处于明显的上升周期中。疫情虽然短时间内对产业造成了一定冲击，但长期来看，疫情催生线上经济、加速“远程办公”，以及生活方式变革，对5G、存储、新能源技术等领域都是很大的推动力，中国半导体产业也在加紧技术研发和产业升级。“在这些因素作用下，贺利氏今年1~5月份市场表现甚至优于去年同期。除了汽车电子业务受市场需求影响略有下滑，在先进封装和功率电子业务上都呈现上升态势。”他补充说，“但是随着汽车互连化以及新能源车的加快推进，以及碳化硅功率器件的普及，贺利氏也将迎来巨大的增长机会。” /p p & nbsp & nbsp & nbsp & nbsp 另一方面，疫情和中美贸易冲突加剧，全球半导体产业链受到不同程度的停工、断供危机。王建龙认为，因为某一个工厂出了问题就断供，这是非常不可靠的公司行为。 /p p & nbsp & nbsp & nbsp & nbsp “贺利氏2016年建立的‘备份工厂’机制很好的避免了这些问题。我们的每个产品线都有备份工厂，某个工厂出现问题，其他的工厂可以马上替补生产。很多客户的产品都认证过，他们的产品可以在两个工厂之间随时切换。当然正常时期会优先选择供应周期更短、效率更高的工厂。在疫情期间我们的客户已经体会到‘备份工厂’带来的便利。”他表示，“另一方面，美国制裁华为，华为想要在国内建立更多供应链，以及多个国家想要将产业链迁出中国。从这方面看，短期内中国在全球制造业的地位是不会改变的。全球化不会因为政治影响而改变，最终还是需要用户受益，因此产业链也不可能逆市场而行。显然，市场、人才、效率、产业链，都在中国这里。全球分工、全球合作，不是某个人、某个国家可以改变的。” /p p style=" text-align: center " img style=" max-width:100% max-height:100% " src=" http://s.laoyaoba.com/jwImg/news/2020/07/01/15936066061463.png" / /p p & nbsp & nbsp & nbsp & nbsp 作为贺利氏全球最重要的市场之一，为了贴近客户需求，贺利氏在上海先后成立了上海产品创新中心和技术应用中心，分别从事与客户及合作伙伴共同进行电子材料系统的研发测试和应用认证。王建龙透露，上海创新应用中心成立近两年来，多个重要客户在这里与贺利氏一起完成了他们关键产品的封装挑战。“例如某个新能源车企在这里，通过贺利氏的材料解决方案解决了在新能源车核心的电控部分的技术难题，使电控模块性能得到了显著升级。”他解释，& nbsp & nbsp & nbsp & nbsp “这是一个创新中心与客户共同研发、投入量产，以此推动产业发展的一个成功案例。相信在未来两年，国内主要的新能源车电控部分都会直接或间接与贺利氏合作。贺利氏也将继续以完善的材料产品与服务组合，来满足中国市场对于高性能电力电子产品日益增长的需求。” /p p & nbsp & nbsp & nbsp & nbsp 最后，王建龙强调，半导体制造工艺越来越难以继续缩微，而先进封装对继续提升芯片性能的重要性日益凸显，进而对半导体封装材料带来了更多要求。“芯片的集成度可能会受到摩尔定律逼近极限的影响，但是人们追求先进电子设备的脚步不会因此停下。封装技术无疑是一个重要途径，这也是为什么贺利氏将先进封装业务提升到更高的战略层面的原因。”王建龙强调。 /p

如果列举一下当代智能手机的几大前沿技术，那么屏幕下指纹识别一定在列。之所以这样笃定，是因为它不仅带来了全新的交互解锁方式，更是手机迈向「全面屏」时代的一次重大技术飞跃。或许你会说，苹果的Face ID人脸识别解锁方式不也同样“真香”吗？但此类方案不可避免的要保留住“刘海”。所以，包括苹果在内，将来手机的发展方向，一定是「真」全面屏的时代，或许在不远的未来，我们可以看到更富有科技感的屏幕下摄像头的技术方案。那么大家有没有想过，是什么促使近些年手机发展的这么迅速？除了半导体制造工艺的改进，我想，更重要的原因，是以WLP（晶圆级封装）和TSVs（硅通孔）为代表的先进封装技术的应用。这些所谓先进封装技术究竟是什么意思？对我们的日常生活有什么影响？在这里小编先卖个关子，想要说清这个问题，还需要从半导体制造和封装技术的起源和演变说起。摩尔定律：半导体工艺的基础1965年，时任仙童半导体公司的Gordon Moore在《Electronics》杂志上第一次提出，一块芯片上集成的晶体管和其他元器件的数量，当价格不变时，约每隔18-24个月便会增加一倍，性能也将提升一倍，这就是著名的摩尔定律。随后便是50多年的工艺提升，半导体的制程技术，在摩尔定律的加持下，呈现指数增长的态势，凭借光刻技术的发展，从上世纪80年代还是微米量级的制程水准，迸发到如今英特尔和台积电可以量产的7nm时代，甚至计划在2025年的3nm工艺，进步可谓“触目惊心”，然而，这种状态不可能无穷无尽下去，普遍认为在7nm技术节点后，摩尔定律将迎来失效… … 摩尔定律的失效：半导体制造技术的瓶颈让我们想象一下，在标准的8人百米跑道上，大家可以相安无事的相互角逐，但如果这个跑道宽度没有变化，而人数增加了，变成了16个人，此时还能够大幅摇摆，没有相互影响吗？ok，你说运动员身体宽度太大，换成小孩子不就可以了吗？那这个人数变成了32、64… 呢？无论是谁在比赛跑道上，当数量增加到一定程度，而跑道宽度没变，甚至还需要缩小的时候，总要有个物理极限，在这个极限，就是摩尔定律失效的主要原因之一。纵使技术上能够实现，芯片内集成电路的两条导线也不可能无限接近。因为两个导线的距离过近会导致「量子跃迁」，也就是说，一条导线上的电子会越过中间的绝缘体跑到另一条导线上，造成电路失效。从另一个维度来看，摩尔定律难以维系的重要原因，是纳米芯片制造的资金壁垒高的离谱，一条28nm工艺制程芯片生产线的投资额大约是50亿美元，20nm的高达100亿美元，随着制程工艺升级换代，生产线投资呈几何级飙升，单单是一台极紫外光刻机（EUV）的售价，就将近10亿元人民币。后摩尔定律时代：新技术路线的开拓单纯地减小晶体管（MOS）尺寸，在技术和成本上实现的难度非常高，但是，延续摩尔定律并不是只有一条路可以走。以3D封装为代表的先进封装技术，在不缩减工艺尺寸的前提下，增加了chip（器件单元）集成度从而提升性能并缩减成本，这种技术路线被称为新摩尔定律（More than Moore）。举个例子，传统封装先将晶圆Wafer切割成小的单元Chip，然后再逐个封装；而新的WLP晶圆级封装（Wafer-Level Package）是在整片晶圆上进行封装和测试，然后再切割成一个个的IC Chip。相比于传统封装，新的WLP封装流程有着肉眼可见的优势：① 省去了引线键合，封装后的体积即等同IC裸晶的原尺寸，Wafer面积不变，可同时封装更多的芯片，提升了集成度；②减少了测试和封装工序，有效地降低了成本；③降低芯片的贴装高度，跟进了数码产品日益变薄的需求。 * 晶圆级封装（WLP）流程（Brewer science官网）

前言芯片封装的主要目的是为了保护芯片，使芯片免受苛刻环境和机械的影响，并让芯片电极和外界电路实现连通，如此才能实现其预先设计的功能。常用的一种封装技术是包封或密封，通常采用低温的聚合物来实现。例如，导电环氧银胶用于芯片和基板的粘接，环氧塑封料用于芯片的模塑封，以及底部填充胶用于倒装焊芯片与基板间的填充等。主要的封装材料、工艺方法及特性如图1所示。包封必须满足一定的机械、热以及化学特性要求，不然直接影响封装效果以及整个器件的可靠性。流动和粘附性是任何包封材料都必须优化实现的两个主要物理特性。在特定温度范围内的热膨胀系数（CTE）、超出可靠性测试范围（-65℃至150℃）的玻璃化转变温度（Tg）对封装的牢固性至关重要。对于包封，以下要求都是必须的：包封材料的CTE和焊料的CTE比较接近以确保两者之间的低应力；在可靠性测试中，玻璃转化温度（Tg）能保证尺寸的稳定性；在热循环中，弹性模量不会导致大的应力；断裂伸长率大于1%；封装材料必须有低的吸湿性。但是，这些特性在某种类型的环氧树脂里并不同时具备。因此，包封用的环氧树脂是多种环氧的混合物。表1列出了倒装焊底部填充胶的一些重要的特性。随着对半导体器件的性能要求越来越高，对封装材料的要求同步提高，尤其是在湿气的环境下，性能评估和热失效分析更是至关重要，而这些都可以通过热分析技术给予准确测量，并可进一步用于工艺的CAE模拟仿真，帮助准确评估封装质量的优劣与否。表1 倒装焊中底部填充胶的性能要求[1]图1. 主要封装材料、工艺方法及特性[2]热性能检测梅特勒托利多全套热分析技术为半导体封装材料的性能评估和热失效分析提供全面、创新的解决方案。差示扫描量热仪DSC可以精准评估封装材料的Tg、固化度、熔点和Cp，并且结合行业内具有优势的动力学模块（非模型动力学MFK）可以高精准评估环氧胶的固化反应速率，从而为Moldex 3D模拟环氧塑封料、底部填充胶的流动特性提供可靠的数据。如图2所示，在非模型动力学的应用下，环氧胶在180℃下所预测的固化速率与实际测试曲线所表现出的固化行为具有非常高的一致性。热重TGA或同步热分析仪TGA/DSC可以准确测量封装材料的热分解温度，如失重1%时的温度，以及应用热分解动力学可以评估焊料在一定温度下的焊接时间。热机械分析仪TMA可以精准测量封装材料的热膨胀、固化时的热收缩、以及CTE和Tg，动态机械分析仪DMA提供封装材料准确的弹性模量、剪切模量、泊松比、断裂伸长率等力学数据，进一步可为Moldex 3D模拟芯片封装材料的翘曲和收缩提供可靠数据来源。图2. DSC结合非模型动力学评估环氧胶的固化反应速率检测难点1、 凝胶时间凝胶时间是Moldex 3D模拟环氧塑封料、底部填充胶流动特性的非常重要的数据来源之一。目前，行业内有多种测试凝胶时间的方法和设备。比如利用拉丝原理的凝胶时间测试仪，另有国家标准GB 12007.7-89环氧树脂凝胶时间测定方法[3]，即利用标准柱塞在环氧树脂固化体系中往复运动受阻达到一个值而指示凝胶时间。但是，其对柱塞的形状和浮力要求较高，测试样品量也很大，仅适用于在试验温度下凝胶时间不小于5 min的环氧树脂固化体系，并且不适用于低于室温的树脂、高粘度树脂和有填料的体系。由此可见，现有测试方法都存在测试误差、硬件缺陷和测试范围有限等问题。梅特勒托利多创新性TMA/SDTA2+的DLTMA（动态载荷TMA）模式结合独家的负力技术可以准确测定凝胶时间。在常规TMA测试中，探针上施加的是恒定力，而在DLTMA模式中，探针上施加的是周期性力。如图3右上角插图所示，探针上施加的力随时间的变化关系，力在0.05N与-0.05N之间周期性变化，这里尤为关键的一点是，测试凝胶时间必须要使用负力，即不仅需要探针往下压，还需要探针能够自动向上抬起。图3所示案例为测试导电环氧银胶的凝胶时间，样品置于40μl铝坩埚内并事先固定在TMA石英支架平台上，采用直径为1.1 mm的平探针在恒定160℃条件下施加正负力交替变换测试。在未发生凝胶固化之前，探针不会被样品粘住，负力技术可使探针自由下压和抬起，测试的位移曲线表现出较大的位移变化。当发生交联固化，所施加的负力不足以将探针从样品中抬起，位移振幅突然减小为0，曲线成为一条直线。通过分析位移突变过程中的外推起始点即可得到凝胶时间。此外，固化后的环氧银胶片，可通过常规的TMA测试获得Tg以及玻璃化转变前后的CTE，如图3下方曲线所示。图3. 上图：TMA/SDTA2+的DLTMA模式结合负力技术准确测定凝胶时间. 下图：固化导电环氧银胶片的CTE和Tg测试.2、 弯曲弹性模量在热循环过程中，弹性模量不会导致过大的应力。封装材料在不同温度下的弹性模量可通过DMA直接测得。日本工业标准JIS C6481 5.17.2里要求使用弯曲模式对厚度小于0.5mm、跨距小于4mm、宽度为10mm的封装基板进行弯曲弹性模量测试。从DMA测试技巧角度来讲，如此小尺寸的样品应首选拉伸模式测试。弯曲模式在DMA中一共有三种，即三点弯曲、单悬臂和双悬臂，从样品的刚度及夹具的刚度和尺寸考虑，三点弯曲和双悬臂并不适合此类样品的测试。因此，单悬臂成为唯一的可能性，但考虑到单悬臂夹具尺寸和跨距小于4mm的要求，市面上大部分DMA难以满足此类测试。梅特勒托利多创新性DMA1另标配了单悬臂扩展夹具，可方便夹持小尺寸样品并能实现最小跨距为1mm的测试。图4为对厚度为40μm的基板分别进行x轴和y轴方向上的单悬臂测试，在跨距3.5mm、20Hz的频率下以10K/min的升温速率从25℃加热至350℃。从tan delta的出峰情况可以判断基板的Tg在241℃左右，以及在室温下的弯曲弹性模量高达12-13GPa。图4. DMA1单悬臂扩展夹具测试封装基板的弯曲弹性模量.3、 湿气对封装材料的影响湿气腐蚀是IC封装失效的主要原因，其降低了器件的性能和可靠性。保存在干燥环境下的封装环氧胶，完全固化后在高温和高湿气环境下也会吸湿发生水解，降低封装体的机械性能，无法有效保护内部的芯片。此外，焊球和底部填充环氧胶之间的粘附强度在湿气环境中放置一段时间后也会遭受破坏。水汽的吸收导致环氧胶的膨胀，并引起湿应力，这是引线连接失效的主要因素。通过湿热试验可以对封装材料的抗湿热老化性能进行系统的评估，进而对其进行改善，提升整体性能。通常是采用湿热老化箱进行处理，然后实施各项性能的评估。因此，亟需提供一种能够提高封装材料湿热老化测试效率的方法。梅特勒托利多TMA/SDTA2+和湿度发生器的联用方案，以及DMA1和湿度发生器的联用方案可以实现双85（85℃、85%RH）和60℃、90%RH的技术参数，这也是行业内此类湿度联用很难达到的技术指标。因此，可以原位在线环测封装材料在湿热条件下的尺寸稳定性和力学性能。图5. TMA/SDTA2+-湿度联用方案测试高填充环氧的尺寸变化.图5显示了TMA-湿度联用方案在不同湿热程序下高填充环氧的尺寸变化。湿热程序分别为20℃、60%RH、约350min，23℃、50%RH、约350min，30℃、30%RH、约350min，40℃、20%RH、约350min，60℃、10%RH、约350min，80℃、5%RH、约350min。可以看出，在60%的高湿环境下高填充环氧在350min内膨胀约0.016%，后续再降低湿度并升高温度，样品主要在温度的作用下发生较大的热膨胀。图6为DMA-湿度联用方案在双85的条件下评估PCB的机械性能的稳定性，测试时间为7天。可以看出，PCB在高湿热的环境下弹性模量有近似6%的变化，这与PCB的树脂材料发生吸湿后膨胀并引起湿应力是密不可分的，并且存在导致器件失效的风险。图6. DMA1-湿度联用方案测试PCB的弹性模量.4、 化学品质量对于封装结果的影响封装过程中会使用到各类的湿电子化学品，尤其是晶圆级封装等先进封装的工艺流程，对于清洗液、蚀刻液等材料的质量管控可以类比晶圆制造过程中的要求，同时针对不同工艺段的化学品浓度等配比都有所不同，因此如何控制使用的电子化学品质量对于封装工艺的效能有着重要的意义。下表展示了部分涉及到的化学品浓度检测的滴定检测方案，常规的酸碱滴定、氧化还原滴定可以基本满足对于单一品类化学品浓度的检测需求。指标电极滴定剂样品量85%H3PO4酸碱玻璃电极1mol/L NaOH0.5~1g96%H2SO4酸碱玻璃电极1mol/L NaOH0.5~1g70%HNO3酸碱玻璃电极1mol/L NaOH0.5~1g36%HCl酸碱玻璃电极1mol/L NaOH0.5~1g49%HF特殊耐HF酸碱电极1mol/L NaOH0.3~0.4gDHF（100：1）特殊耐HF酸碱电极1mol/L NaOH20-30g29%氨水酸碱玻璃电极1mol/L NaOH0.9~1.2gECP（acidity）酸碱玻璃电极1mol/L NaOH≈8g29%NH4OH酸碱玻璃电极1mol/L HCl0.5~1gCTS-100清洗液酸碱玻璃电极1mol/L NaOH≈1g表1. 部分化学品检测方法列表另一方面，对于刻蚀液等品类，常常会用到混酸等多种物质混配而成的化学品，以起到综合的反应效果，如何对于此类复杂的体系浓度进行检测，成为实际生产过程中比较大的挑战。梅特勒托利多自动电位滴定仪，针对不同的混合液制订不同的检测方案，如铝刻蚀液的硝酸/磷酸/醋酸混合液，在乙醇和丙二醇混合溶剂的作用下，采用非水酸碱电极针对不同酸液pKa的不同进行检测，得到以下图谱，一次滴定即可测定三种组分的含量。图7. 一种铝刻蚀液滴定曲线结论梅特勒托利多一直致力于帮助用户提高研发效率和质量控制，我们为半导体封装整个产业链提供完整专业的产品、应用解决方案和可靠服务。梅特勒托利多在半导体封装行业积累了大量经验和数据，希望我们的解决方案给半导体封装材料性能评估的工作者带来帮助。参考文献[1] Rao R. Tummala. 微系统封装基础. 15. 密封与包封基础 page 544-545.[2] Rao R. Tummala. 微系统封装基础. 18. 封装材料与工艺基础 page 641.[3] GB12007.7-89：环氧树脂凝胶时间测定方法.（梅特勒-托利多 供稿）

p style=" text-indent:2em" 8月4日，国务院印发了《新时期促进集成电路产业和软件产业高质量发展的若干政策》。《若干政策》表现出国务院对半导体产业的密切关注和重视。集成电路主要由设计、制造以及封测三大板块组成。2017年，中国集成电路这三块的营收占比分别为38.3%、26.8%、34.9%。相比世界IC产业三业合理占比3:4:3,我国封测行业占比偏高，表明我国封测产业相对先进。 /p p style=" text-indent:2em" 未来随着物联网、智能终端等新兴领域的迅猛发展，先进封装产品的市场需求将会获得明显增强。据统计，我国封测产业规模从2004年的282.60亿元快速增长至2018年的2193.90亿元。2019年，我国封装测试行业市场规模将近2500亿元，预计2020年将超过2800亿元。随着半导体行业进入成熟期，我国晶圆厂的建设迎来高峰，将带动下游封测市场的发展。为规范半导体的封装测试，我国出台了大量的相关标准。 /p h3 一、封装材料标准 /h3 p style=" text-indent:2em" 绝大多数封装采用塑料封装，原材料主要是树脂，其他还会用到金属引线和金属引脚。高端的封装如陶瓷封装，原材料主要是陶瓷，包括基板和管壳，内部也会有金属引线和填充物。对于半导体封装材料，我国制定了相应的国家标准对其进行测定。 /p p img style=" max-width:100% max-height:100% " src=" https://img1.17img.cn/17img/images/202008/uepic/7fccdbc5-a8f9-4615-9dab-084fc3927b6d.jpg" title=" 表1.png" alt=" 表1.png" / /p p br/ /p h3 二、封装外形标准 /h3 p style=" text-indent:2em" 半导体器件有许多封装形式，按封装的外形、尺寸、结构分类可分为引脚插入型、表面贴装型和高级封装三类。从DIP、SOP、QFP、PGA、BGA到CSP再到SIP，技术指标一代比一代先进，对于半导体封装的机械外形，我国也有相应的标准规范。 /p p img style=" max-width:100% max-height:100% " src=" https://img1.17img.cn/17img/images/202008/uepic/39c737df-076d-484b-846d-bfd9c29c5588.jpg" title=" 表2.png" alt=" 表2.png" / /p h3 三、封装后性能测试标准 /h3 p style=" text-indent:2em" 封装结束后，还需要对半导体器件的各方面性能进行测试。为了规范半导体的封装后的测试，我国推出了一系列的相关标准。如下表所示 /p p img style=" max-width:100% max-height:100% " src=" https://img1.17img.cn/17img/images/202008/uepic/4f6a6b6d-8588-4798-b9e5-9e2fcfd00f21.jpg" title=" 表3.png" alt=" 表3.png" / /p h3 四、其他封装测试相关标准等 /h3 p style=" text-indent:2em" 此外，为了方便半导体集成电路封装相关的生产、科研、教学和贸易等，对于封装测试中的各种名称术语，甚至厂房建设等也都有相关联的标准， /p p img style=" max-width:100% max-height:100% " src=" https://img1.17img.cn/17img/images/202008/uepic/d026d0c2-0bbb-4a11-9e8b-30bbb832401c.jpg" title=" 表4.png" alt=" 表4.png" / /p p style=" text-indent: 2em " 相关国家标准的发布实施，对半导体封装行业有重要的引导作用，规范了相关行业，也提升了我国封测行业的竞争力。 /p

6月16日上午，散热与封装技术研讨会暨苏州纳米所散热与封装技术研发中心成立仪式在中国科学院苏州纳米技术与纳米仿生研究所召开。此次活动以&ldquo 散热与封装技术&rdquo 为主题，探讨了当前高功率、高度集成化电子器件快速发展背景下，如何解决电子工业界的散热与封装技术等关键共性问题。 　　活动由苏州纳米所技术转移中心与先进材料部联合主办，苏州纳米所副所长李清文主持。美国工程院院士、乔治亚理工学院教授汪正平，国防科技大学教授常胜利和张学骜、深圳先进技术研究院研究员孙蓉等出席了此次活动。 　　会前，李清文致欢迎词，并代表苏州纳米所向汪正平颁发了客座研究员聘书，苏州纳米所加工平台主任张宝顺与汪正平共同为散热与封装技术研发中心揭牌。 　　会上，被誉为&ldquo 现代半导体封装之父&rdquo 的汪正平介绍了自己40多年来在电子封装材料研发与应用方面的成果，特别是近年来在碳纳米管可控制备、石墨烯制备与应用、电子封装散热等方面的研究进展，最后他还与大家分享了在学术研究方面的经验。 　　随后，张宝顺、孙蓉等分别以&ldquo 散热与封装技术&rdquo 、&ldquo 聚合物基高密度电子封装材料的制备与应用研究&rdquo 为主题作了精彩的报告。 　　当天下午，与会代表参观了苏州纳米所加工平台和先进材料部。 会议现场

半导体封装是半导体产业链的重要组成部分。半导体制造工艺的进步也在推动封装企业不断追求技术革新，持续加大研发投资。在半导体产业强势发展下，半导体行业对半导体封装设备的质量、技术参数、稳定性等有严苛的要求，因此其中涉及的检测技术至关重要。基于此，仪器信息网于2022年4月28日举办了”半导体封装检测技术与应用“主题网络研讨会。本次会议上，田鸿昌老师做了题为《1200V碳化硅功率模块封装与应用》的报告。报告人：陕西半导体先导技术中心有限公司副总经理 田鸿昌报告题目：1200V碳化硅功率模块封装与应用视频回放链接：1200V碳化硅功率模块封装与应用_3i讲堂-仪器信息网 (instrument.com.cn)碳化硅器件在新能源发电、新能源汽车、轨道交通、充换电设施及工业电源等领域已逐步应用，基于碳化硅芯片封装形成的功率模块提高了电源装置系统的集成度与可靠性，可广泛应用于更复杂的场景。报告介绍了碳化硅电力电子产业发展情况、基于自主化碳化硅MOSFET和SBD芯片的功率模块封装与性能测试、碳化硅功率模块驱动与保护开发等。

9月22日，佛山市联动科技股份有限公司（简称：联动科技）成功登陆创业板。公司本次公开发行股票1160.0045万股，占发行后总股本的比例为25.00%。本次募集资金项目包括半导体封装测试设备产业化扩产建设项目、半导体封装测试设备研发中心建设项目、营销服务网络建设项目、补充营运资金。其中半导体封装测试设备产业化扩产建设项目达产后将具备年产1180台/套半导体自动化测试系统和 340 台/套激光打标及其他机电一体化设备的生产能力。联动科技成立于1998年，专注于半导体行业后道封装测试领域专用设备的研发、生产和销售，主要产品包括半导体自动化测试系统、激光打标设备及其他机电一体化设备。据招股书披露，半导体自动化测试系统主要用于检测晶圆以及芯片的功能和性能参数，包括半导体分立器件（功率半导体分立器件和小信号分立器件）的测试、模拟类及数模混合信号类集成电路的测试，广泛应用于半导体产业链从设计到封测的主要环节，包括芯片设计验证、晶圆制造中的晶圆检测和封装完成后的成品测试；激光打标设备主要用于半导体芯片的打标，应用于半导体后道封装环节。招股书显示，联动科技自成立以来，一直坚持自主创新，旗下产品填补国内技术空白。在集成电路测试领域，公司 QT-8200 系列产品是国内少数能满足Wafer level CSP（晶圆级封装）芯片量产测试要求的数模混合信号测试系统之一，能提供高质量的系统对接和测试信号，具备256工位以上的并行测试能力和高达 100MHz 的数字测试能力，产品性能和指标与同类进口设备相当。在功率半导体分立器件测试领域，公司近年来推出的 QT-4000 系列功率器件综合测试平台，能满足高压源、超大电流源等级的功率器件测试要求，测试功能涵盖直流及交流测试并能够进行多工位测试的数据合并，包括但不限于直流参数测试（DC）、热阻（TR）、雪崩（EAS）、RG/CG（LCR）、开关时间（SW）、 二极管反向恢复时间（TRR）、栅极电荷测试（Qg）以及浪涌测试等，是目前国内功率器件测试能力和功能模块覆盖面最广的供应商之一。在小信号分立器件测试领域，公司旗下 QT-6000 系列产品是国内较早实现自主研发、生产的高速分立器件测试系统之一，能够满足小信号器件多工位并行测试要求，具有较高的测试效率。QT-6000 系列产品的测试的 UPH 值可达 60k，达到国际先进水平。联动科技深耕半导体后道封装测试专用设备领域 20 余年，目前在国内半导体分立器件测试系统市场占有率在20%以上。在模拟及数模混合集成电路测试领域的市场开拓情况良好，2019年-2021年营业收入分别为1.48亿元、2.02亿元、3.44亿元，实现净利润分别为3174.01万、6076.28万、1.28亿，保持较快增长。近年来随着摩尔定律逐渐逼近物理极限，先进封装技术越来越受到半导体行业的关注，成为行业的研究热点，基于此，仪器信息网联合电子工业出版社特在“半导体工艺与检测技术”主题网络研讨会上设置了“封装及其检测技术”，众多行业大咖将详谈封装工艺与技术。主办单位：仪器信息网电子工业出版社直播平台：仪器信息网网络讲堂平台会议官网：https://www.instrument.com.cn/webinar/meetings/semiconductor20220920/会议形式：线上直播，免费报名参会（报名入口见会议官网或点击上方图片）点击图片免费报名抢位

卓兴的Mini LED像素固晶机和全新倒装COB封装工艺，不仅提升了国产半导体产业的技术水平，也代表了中国制造的力量。在央视的报道中，卓兴的COB封装工艺被特别强调。这种工艺通过简化的制程，实现了Mini LED芯片的高效封装，显著提高了显示屏的分辨率和画质。央视的镜头带领观众走进卓兴的生产线，一探究竟。卓兴半导体董事长曾义强先生在节目中分享了COB封装工艺的创新之处，包括发光效率的提升、芯片间隙的减小和光输出的均匀性。这些技术进步为Mini LED显示屏的超高清显示提供了有力支持。此外，卓兴的Mini LED像素固晶机在节目中也备受关注。该设备通过先进的机器视觉和机器臂技术，实现了RGB三色晶元的一次性转移固晶，大幅提高了生产效率。同时，AI技术的融合，使得卓兴设备在生产过程中能够进行自我修正和智能预警，确保了产品的高标准和高质量。卓兴半导体以其在半导体封装领域的专业实力，为客户提供了全面的解决方案。公司的主营产品不仅包括Mini LED晶片转移设备，还涵盖了功率器件封装设备和智能化控制设备等，展现了卓兴在技术创新和产品开发上的不懈努力。

江西省发展改革委于近日发布了2022年江西省重点产业招商项目，共推出1118个招商项目，总投资1.35万亿元。其中，传感器、封装、碳化硅等半导体行业多个细分领域被覆盖。2022年江西省重点产业招商项目包括：集成电路和电子元器件研发设计及生产基地项目，总投资额为50亿元，新建芯片及半导体产业园，开发和生产消费类整机电子产品的集成电路及晶体管、半导体光电元器件等。半导体支架项目，总投资额为20亿元，建设封装支架生产基地。贵溪市硅片切片及芯片封装项目，总投资额为30亿元，聚焦于光伏及半导体芯片产业链，建设14英寸硅器件、12英寸硅片研磨/抛光游、GPP整流芯片/晶闸管芯片、6英寸半导体硅片、芯片封装和6寸外延片等集成电路核心零部件，半导体硅片和分立器件。鹰潭高新区半导体芯片封装测试、薄膜生产项目，总投资额为30亿元，占地250亩，引进半导体芯片封装测试、薄膜生产线。

为了解决散热问题，封装厂商在探索各种方法一些过热的晶体管可能不会对可靠性产生很大影响，但数十亿个晶体管产生的热量会影响可靠性。对于 AI/ML/DL 设计尤其如此，高利用率会增加散热，但热密度会影响每个先进的节点芯片和封装，这些芯片和封装用于智能手机、服务器芯片、AR/VR 和许多其他高性能设备。对于所有这些，DRAM布局和性能现在是首要的设计考虑因素。无论架构多么新颖，大多数基于 DRAM 的内存仍面临因过热而导致性能下降的风险。易失性内存的刷新要求（作为标准指标，大约每 64 毫秒一次）加剧了风险。“当温度提高到 85°C 以上时，就需要更频繁地刷新电容器上的电荷，设备就将转向更频繁的刷新周期，这就是为什么当设备变得越来越热，电荷从这些电容器中泄漏得更快的原因。不幸的是，刷新该电荷的操作也是电流密集型操作，它会在 DRAM 内部产生热量。天气越热，你就越需要更新它，但你会继续让它变得更热，整个事情就会分崩离析。”除了DRAM，热量管理对于越来越多的芯片变得至关重要，它是越来越多的相互关联的因素之一，必须在整个开发流程中加以考虑，封装行业也在寻找方法解决散热问题。选择最佳封装并在其中集成芯片对性能至关重要。组件、硅、TSV、铜柱等都具有不同的热膨胀系数 (TCE)，这会影响组装良率和长期可靠性。带有 CPU 和 HBM 的流行倒装芯片 BGA 封装目前约为 2500 mm2。一个大芯片可能变成四五个小芯片，总的来说，这一趋势会持续发展下去，因为必须拥有所有 I/O，这样这些芯片才能相互通信。所以可以分散热量。对于应用程序，这可能会对您有所一些帮助。但其中一些补偿是因为你现在有 I/O 在芯片之间驱动，而过去你在硅片中需要一个内部总线来进行通信。最终，这变成了一个系统挑战，一系列复杂的权衡只能在系统级别处理。可以通过先进的封装实现很多新事物，但现在设计要复杂得多，当一切都如此紧密地结合在一起时，交互会变多。必须检查流量。必须检查配电。这使得设计这样的系统变得非常困难。事实上，有些设备非常复杂，很难轻易更换组件以便为特定领域的应用程序定制这些设备。这就是为什么许多高级封装产品适用于大批量或价格弹性的组件，例如服务器芯片。对具有增强散热性能的制造工艺的材料需求一直在强劲增长。Chiplet模块仿真与测试进展工程师们正在寻找新的方法来在封装模块构建之前对封装可靠性进行热分析。例如，西门子提供了一个基于双 ASIC 的模块的示例，该模块包含一个扇出再分布层 (RDL)，该扇出再分配层 (RDL) 安装在 BGA 封装中的多层有机基板顶部。它使用了两种模型，一种用于基于 RDL 的 WLP，另一种用于多层有机基板 BGA。这些封装模型是参数化的，包括在引入 EDA 信息之前的衬底层堆叠和 BGA，并支持早期材料评估和芯片放置选择。接下来，导入 EDA 数据，对于每个模型，材料图可以对所有层中的铜分布进行详细的热描述。量化热阻如何通过硅芯片、电路板、胶水、TIM 或封装盖传递是众所周知的。存在标准方法来跟踪每个界面处的温度和电阻值，它们是温差和功率的函数。“热路径由三个关键值来量化——从器件结到环境的热阻、从结到外壳（封装顶部）的热阻以及从结到电路板的热阻，”详细的热模拟是探索材料和配置选项的最便宜的方法。“运行芯片的模拟通常会识别一个或多个热点，因此我们可以在热点下方的基板中添加铜以帮助散热或更换盖子材料并添加散热器等。对于多个芯片封装，我们可以更改配置或考虑采用新方法来防止热串扰。有几种方法可以优化高可靠性和热性能，”在模拟之后，包装公司执行实验设计 (DOE) 以达到最终的包装配置。但由于使用专门设计的测试车辆的 DOE 步骤耗时且成本更高，因此首先利用仿真。选择 TIM在封装中，超过 90% 的热量通过封装从芯片顶部散发到散热器，通常是带有垂直鳍片的阳极氧化铝基。具有高导热性的热界面材料 (TIM) 放置在芯片和封装之间，以帮助传递热量。用于 CPU 的下一代 TIM 包括金属薄板合金（如铟和锡）和银烧结锡，其传导功率分别为 60 W/mK 和 50 W/mK。随着公司从大型 SoC 过渡到小芯片模块，需要更多种类的具有不同特性和厚度的 TIM。Amkor 研发高级总监 YoungDo Kweon 在最近的一次演讲中表示，对于高密度系统，芯片和封装之间的 TIM 的热阻对封装模块的整体热阻具有更大的影响。“功率趋势正在急剧增加，尤其是在逻辑方面，因此我们关心保持低结温以确保可靠的半导体运行，”Kweon 说。他补充说，虽然 TIM 供应商为其材料提供热阻值，但从芯片到封装的热阻，在实践中，受组装过程本身的影响，包括芯片和 TIM 之间的键合质量以及接触区域。他指出，在受控环境中使用实际装配工具和粘合材料进行测试对于了解实际热性能和为客户资格选择最佳 TIM 至关重要。孔洞是一个特殊的问题。“材料在封装中的表现方式是一个相当大的挑战。你已经掌握了粘合剂或胶水的材料特性，材料实际润湿表面的方式会影响材料呈现的整体热阻，即接触电阻，”西门子的 Parry 说。“而且这在很大程度上取决于材料如何流入表面上非常小的缺陷。如果缺陷没有被胶水填充，它代表了对热流的额外阻力。”以不同的方式处理热量芯片制造商正在扩大解决热量限制的范围。“如果你减小芯片的尺寸，它可能是四分之一的面积，但封装可能是一样的。是德科技内存解决方案项目经理 Randy White 表示，由于外部封装的键合线进入芯片，因此可能存在一些信号完整性差异。“电线更长，电感更大，所以有电气部分。如果将芯片的面积减半，它会更快。如何在足够小的空间内消散这么多的能量？这是另一个必须研究的关键参数。”这导致了对前沿键合研究的大量投资，至少目前，重点似乎是混合键合。“如果我有这两个芯片，并且它们之间几乎没有凸起，那么这些芯片之间就会有气隙，”Rambus 的 Woo 说。“这不是将热量上下移动的最佳导热方式。可能会用一些东西来填充气隙，但即便如此，它还是不如直接硅接触好。因此，混合直接键合是人们正在做的一件事。”但混合键合成本高昂，并且可能仍仅限于高性能处理器类型的应用，台积电是目前仅有的提供该技术的公司之一。尽管如此，将光子学结合到 CMOS 芯片或硅上 GaN 的前景仍然巨大。结论先进封装背后的最初想法是它可以像乐高积木一样工作——在不同工艺节点开发的小芯片可以组装在一起，并且可以减少热问题。但也有取舍。从性能和功率的角度来看，信号需要传输的距离很重要，而始终开启或需要保持部分关断的电路会影响热性能。仅仅为了提高产量和灵活性而将模具分成多个部分并不像看起来那么简单。封装中的每个互连都必须进行优化，热点不再局限于单个芯片。可用于排除或排除小芯片不同组合的早期建模工具为复杂模块的设计人员提供了巨大的推动力。在这个功率密度不断提高的时代，热仿真和引入新的 TIM 仍然必不可少。

近日，记者从量子计算芯片安徽省重点实验室获悉，我国科研团队成功研制出第一代商业级半导体量子芯片电路载板，该载板最大可支持6比特半导体量子芯片的封装和测试需求，使半导体量子芯片可更高效地与其他量子计算机关键核心部件交互联通，将充分发挥半导体量子芯片的强大性能。量子计算机具有比传统计算机更高效的计算能力和更快的运算速度，在多种不同技术路线中，半导体量子计算因其自旋量子比特尺寸小、良好的可扩展性、与现代半导体工艺技术兼容等优点，被视为有望实现大规模量子计算机处理器的强有力候选之一。据了解，要实现半导体量子计算，需要该体系下稳定、可控的量子比特，芯片载板则扮演了支持量子芯片与外界测量链路及测控设备建立稳定连接的关键角色。但该领域资金投入大、技术壁垒高导致整体研发周期长、研发难度大。目前国际上生产半导体量子芯片载板的仅有丹麦一家量子计算硬件公司。“量子芯片载板是量子芯片封装中不可或缺的一部分，量子芯片的载版就好比城市的‘地基’，它能够为半导体量子芯片提供基础支撑和信号连接，其上集成的电路和器件可有效提升量子比特信号读取的信噪比和读出保真度，确保量子芯片稳定运行。该载板高度集成的各类量子功能器件和电路功能单元，极大地提升了量子芯片的操控性能。”量子计算芯片安徽省重点实验室副主任贾志龙介绍，“研发出这款半导体量子芯片电路载板可以大大节约我国在半导体量子计算技术路线的研发生产成本，也标志着我国半导体量子计算芯片封装技术进入全新阶段。”

2024年5月9-10日，仪器信息网联合电子工业出版社共同主办了第三届“半导体工艺及封装检测新技术”网络会议，并得到了日本电子、日立科学仪器、徕卡、SCIEX中国、青岛众瑞等多家仪器企业的大力支持。会议旨在邀请领域内专家围绕半导体产业常用的工艺与封装检测技术，从各种半导体制造工艺及封装检测技术等方面带来精彩报告。会议共历时2天，20余名专家和近千名观众围绕薄膜沉积与外延及其检测技术、光刻与刻蚀及其检测技术、半导体封装及其检测技术、半导体失效分析及沾污检测四个专题展开线上讨论。会议过程中，听众积极参与，直播间氛围热烈。会议的21个报告，经征求报告嘉宾意见，部分报告将设置视频回放，便于广大网友温故知新，详情见下表：第三届半导体工艺及封装检测新技术网络会议05月09日薄膜沉积与外延及其检测技术报告题目报告嘉宾回放链接原子层沉积技术发展及应用屈芙蓉中国科学院微电子研究所 高级工程师回放第十族贵金属硫化物少层材料研究进展杨鹏云南大学 研究员不回放Si衬底上GaN基材料外延生长研究进展陈正昊北京大学 博士回放05月09日光刻与刻蚀及其检测技术报告题目报告嘉宾回放链接面向广义芯片的特种曝光装备及关键技术研究刘俊伯中国科学院光电技术研究所 副研究员回放SCIEX质谱在光刻胶成分分析与表征的应用及解决方案陈慧敏SCIEX 应用支持专家不回放如何通过3讲堂实现会议营销事半功倍刘亚伟北京信立方科技发展股份有限公司 会议运营部平台运营经理回放爱发科在化合物半导体刻蚀(GaN, InP, LN)的解决方案吴必昇爱发科（苏州）技术研究开发有限公司 研究员不回放硅干法刻蚀技术介绍王晓东中国科学院半导体研究所 研究员回放05月10日半导体封装及其检测技术报告题目报告嘉宾回放链接元器件国产化验证工艺整体解决方案周舟工业和信息化部电子第五研究所 工程师不回放碳化硅功率器件封装与可靠性测试田鸿昌中国电气装备集团科学技术研究院有限公司 电力电子器件专项负责人回放新能源汽车用功率器件可靠性测试标准AQG324解读（下）邓二平合肥工业大学 教授回放先进封装集成电路机械性能评价邓传锦工业和信息化部电子第五研究所 高级工程师不回放众瑞0.1μm尘埃粒子计数器样机开放试用！青岛众瑞智能仪器股份有限公司/05月10日半导体失效分析及沾污检测报告题目报告嘉宾回放链接化合物半导体材料检测与应用李春华上海市计量测试技术研究院 集成电路产业中心主任/高工回放使用截面抛光仪制备电子元件截面样品——截面制备原理与封装半导体元件内部截面制备庞铮捷欧路（北京）科贸有限公司 应用工程师回放日立半导体FA解决方案--制样、观察、量测、分析周鸥日立科学仪器（北京）有限公司 专门部长不回放徕卡光学显微镜在电子半导体的应用王海银徕卡显微系统(上海)贸易有限公司 工业显微镜应用工程师回放徕卡先进制样技术在电子半导体行业应用介绍王露露徕卡显微系统(上海)贸易有限公司 电镜制样产品应用工程师回放先进表征技术驱动新材料研发：从基础研究到产品“微”创新刘小春长沙理工大学金属研究所 所长/教授回放集成电路静电放电失效分析与评价何胜宗工业和信息化部电子第五研究所 高级工程师回放芯片的可靠性应用设计与测试评估黄伟冠工业和信息化部电子第五研究所 项目工程师不回放引线键合工艺及监控手段介绍张乐银华东光电集成器件研究所 所级关键技能带头人 中国兵器集团公司关键技能带头人回放

盛美半导体设备（上海）股份有限公司（以下简称“盛美上海”），作为一家为半导体前道和先进晶圆级封装应用提供晶圆工艺解决方案的卓越供应商，于7月30日推出适用于扇出型面板级封装应用的Ultra C vac-p负压清洗设备，该设备利用负压技术去除芯片结构中的助焊剂残留物，显著提高了清洗效率。标志着盛美上海成功进军高增长的扇出型面板级封装市场。盛美上海宣布一家中国大型半导体制造商已订购Ultra C vac-p面板级负压清洗设备，设备已于7月运抵客户工厂。 据Yole预测，扇出型面板级封装方法的应用增长速度高于扇出市场整体增长速度，其市场份额相较于扇出型晶圆级封装而言将从2022年的2%上升至2028年的8%。预计增长背后的主要动力是成本的降低，传统硅晶圆的使用率低于85%，而面板的使用率高于95%，600x600毫米面板的有效面积是300毫米传统硅晶圆有效面积的5.7倍，面板总体成本预计可降低66%。1 面积利用率的提高带来了更高的产能、更大的AI芯片设计灵活性以及显著的成本降低。 盛美上海董事长王晖博士表示：“在人工智能、数据中心和自动驾驶汽车的推动下，新兴的扇出型面板级封装方法能够提高计算能力、减少延迟并增加带宽。此方法正在迅速成为关键解决方案，它将多个芯片、无源器件和互连集成在面板上的单个封装内，可提供更高的灵活性、可扩展性以及成本效益。面板级负压清洗设备标志着盛美上海在解决下一代先进封装技术的清洗挑战方面迈出重要一步，彰显了半导体制造领域的持续创新，兑现了盛美上海始终致力于满足不断演变的行业需求的坚定承诺。”关于Ultra C vac-p面板级负压清洗设备在底部填充之前清除助焊剂残留物是先进封装流程中消除底部填充空隙的关键步骤。由于表面张力和有限的液体渗透力，传统清洗方法在处理小凸起间距（小于40微米）和大尺寸芯片时比较困难。负压清洗可使清洗液到达狭窄的缝隙，从而有效解决这一问题。此外，由于液体经过距离较长，因此传统方法可能无法满足较大芯片单元的清洗需求。采用负压清洗功能设备后，整个芯片单元甚至是中心部位均可得到彻底清洗，有效避免残留物影响器件性能。Ultra C vac-p面板级负压清洗设备专为面板而设计，该面板材料可以是有机材料或者玻璃材料。该设备可处理510x515毫米和600x600毫米的面板以及高达7毫米的面板翘曲。

4月7日，2022年第二批安徽省重大项目集中开工动员会马鞍山分会场活动举行。图片来源：见马鞍山“见马鞍山”消息显示，马鞍山市第二批集中开工项目56个，总投资397.8亿元。其中包括德胜芯片封装及光学摄像头生产项目、智能超声波计量传感器研发制造项目、半导体封装测试项目等。以下是部分项目介绍：德胜芯片封装及光学摄像头生产项目该项目由安徽省中科达智能科技有限公司投资建设，总投资1.5亿元，租赁7500平方米厂房，建设芯片封装及光学摄像头生产线，年产芯片封装300万个，摄像头模组400万个。智能超声波计量传感器研发制造项目该项目由迈拓科技（安徽）有限公司投资建设，总投资10.6亿元，总建筑面积7.38万平方米，建设智能超声波水表生产线3条和智能超声波气表生产线1条，年产148万套仪表设备。半导体封装测试项目该项目总投资5.0亿元，租赁3万平方米厂房，建设半导体封测生产线8条，年产1.9亿个半导体元器件。

半导体工艺是当今世界中不可或缺的一项技术，它影响着我们生活的各个方面。从计算机到通信，从医疗到能源，几乎所有现代科技应用都依赖于半导体器件的存在。半导体工艺的重要性源于其能够制造出微小而精密的电子器件，这些器件能够在电子级别控制电流和信息流动。这种控制能力使得我们可以创造出计算速度极快的处理器、储存大量数据的芯片、实现高速通信的设备，甚至是探索未知领域的科学工具。基于此，仪器信息网联合电子工业出版社于5月9-10日组织召开第三届“半导体工艺及封装检测新技术”主题网络研讨会。会议旨在邀请领域内专家围绕半导体产业常用的工艺与封装检测技术，从各种半导体制造工艺及封装检测技术等方面带来精彩报告，依托成熟的网络会议平台，为半导体产业从事研发、教学、生产的工作人员提供一个突破时间地域限制的免费学习、交流平台，让大家足不出户便能聆听到精彩的报告。一、主办单位仪器信息网&电子工业出版社二、会议时间2024年5月9日-10日三、会议日程四、参会方式1、本次会议免费参会，参会报名请点击：https://www.instrument.com.cn/webinar/meetings/semicon2024/扫描二维码报名2、温馨提示1) 报名后，直播前一天助教会统一审核，审核通过后，会发送参会链接给报名手机号。填写不完整或填写内容敷衍将不予审核。2) 通过审核后，会议当天您将收到短信提醒。点击短信链接，输入报名手机号，即可参会。五、报告申请欢迎半导体制造、半导体设备商、高校科研院所从事半导体工艺、封装检测的专家老师自荐，有意向进行报告分享的老师请于2024年4月29日之前将姓名、职位、单位、报告题目、摘要，以及联系方式(邮箱、电话)发至邮箱：guozw@instrument.com.cn，联系电话：17325206387。由于会议时长有限，会务组将根据与会议主题的契合度，以及收到邮件或电话申请的时间择优选用，敬请谅解！如果录用，我们会在第一时间与您取得联系!六、会议联系1、会议内容仪器信息网郭编辑：17325206387，guozw@instrument.com.cn2、会议赞助刘经理，15718850776，liuyw@instrument.com.cn附：往届会议页面第二届半导体工艺及检测技术网络会议首届半导体工艺及其检测技术网络会议

半导体工艺是当今世界中不可或缺的一项技术，它影响着我们生活的各个方面。从计算机到通信，从医疗到能源，几乎所有现代科技应用都依赖于半导体器件的存在。半导体工艺的重要性源于其能够制造出微小而精密的电子器件，这些器件能够在电子级别控制电流和信息流动。这种控制能力使得我们可以创造出计算速度极快的处理器、储存大量数据的芯片、实现高速通信的设备，甚至是探索未知领域的科学工具。基于此，仪器信息网联合电子工业出版社于5月9-10日组织召开第三届“半导体工艺及封装检测新技术”主题网络研讨会。会议旨在邀请领域内专家围绕半导体产业常用的工艺与封装检测技术，从各种半导体制造工艺及封装检测技术等方面带来精彩报告，依托成熟的网络会议平台，为半导体产业从事研发、教学、生产的工作人员提供一个突破时间地域限制的免费学习、交流平台，让大家足不出户便能聆听到精彩的报告。一、主办单位仪器信息网&电子工业出版社二、会议时间2024年5月9日-10日三、会议日程四、参会方式1、本次会议免费参会，参会报名请点击：https://www.instrument.com.cn/webinar/meetings/semicon2024/扫描二维码报名2、温馨提示1) 报名后，直播前一天助教会统一审核，审核通过后，会发送参会链接给报名手机号。填写不完整或填写内容敷衍将不予审核。2) 通过审核后，会议当天您将收到短信提醒。点击短信链接，输入报名手机号，即可参会。五、报告申请欢迎半导体制造、半导体设备商、高校科研院所从事半导体工艺、封装检测的专家老师自荐，有意向进行报告分享的老师请于2024年4月29日之前将姓名、职位、单位、报告题目、摘要，以及联系方式(邮箱、电话)发至邮箱：guozw@instrument.com.cn，联系电话：17325206387。由于会议时长有限，会务组将根据与会议主题的契合度，以及收到邮件或电话申请的时间择优选用，敬请谅解！如果录用，我们会在第一时间与您取得联系!六、会议联系1、会议内容仪器信息网郭编辑：17325206387，guozw@instrument.com.cn2、会议赞助刘经理，15718850776，liuyw@instrument.com.cn附：往届会议页面第二届半导体工艺及检测技术网络会议首届半导体工艺及其检测技术网络会议

p 　　新型亚微米与纳米级XRM系统及新型microCT系统为失效分析提供了灵活选择,帮助客户加速技术发展,提高先进半导体封装的组装产量。 /p p 　　 strong 加州普莱斯顿与德国上科亨,2019年3月12日 /strong --蔡司发布了一套新型高分辨率3D X射线成像解决方案,用于包括2.5/3D与扩散型晶圆级封装在内的先进半导体封装的失效分析(FA)。蔡司X射线显微系统包括:通过亚微米级和纳米级高分辨率成像对封装产品进行失效分析的 a href=" https://www.instrument.com.cn/news/20190124/479353.shtml" target=" _blank" style=" color: rgb(0, 176, 240) text-decoration: underline " strong span style=" color: rgb(0, 176, 240) " Xradia 600 Versa系列 /span /strong /a 和 Xradia 800 Ultra X射线显微镜(XRM),以及Xradia Context microCT。随着在现有产品基础上新设备的研发推出,现如今,蔡司可以为半导体行业提供一系列3D X射线成像技术辅助生产。 /p p 　　蔡司制程控制解决方案(PCS)部门与蔡司SMT部门总裁Raj Jammy博士介绍说:“在170年的历史中,蔡司始终致力于拓展科学研究的疆域,推动成像技术的发展,以实现新的工业应用和技术创新。在今天的半导体行业,封装尺寸与器件尺寸越做越小,因此我们比以往任何时候都更需要新型成像解决方案,用于快速排除故障,实现更高的封装产量。蔡司很荣幸宣布推出这一新型先进半导体封装3D X射线成像解决方案,为客户提供强大的高分辨率成像分析设备,以提高失效分析准确率。” /p p 　　 strong 先进封装技术需要新型缺陷检测与失效分析的方法 /strong /p p 　　随着半导体产业面临CMOS微缩极限的挑战,人们需要通过半导体封装技术弥合性能上的差距。为了继续生产更小巧、更快速、更低功耗的器件,半导体行业正在通过芯片的3D堆叠和其他新型封装方式尝试封装创新。这些创新催生了日益复杂的封装架构,带来了新的制造挑战,同时也增加了封装故障的风险。此外,由于发生故障的位置往往隐藏于复杂的三维结构之中,传统的故障位置确认方法难以满足高效分析的需求。行业需要新型技术来有效地筛选和确定产生故障的根本原因。 /p p 　　为满足这一需求,蔡司开发出全新3D X射线成像解决方案,提供亚微米与纳米级3D图像,显示出隐藏于完整的封装3D结构中的特性与缺陷。将样品置于系统,样品在光路中旋转,从不同角度捕捉一系列2D X射线投影图像,然后使用复杂的数学模型和算法重建3D模型。新型解决方案可以从任意角度观察3D模型虚拟切片,从而在进行物理失效分析(PFA)之前对缺陷进行三维可视化。蔡司亚微米和纳米级XRM解决方案相结合,为客户提供独特的故障分析工作流程,有助于显著提高失效分析成功率。蔡司的新型Xradia Context microCT采用基于投影的几何放大技术,在大视场中实现高衬度和高分辨率成像,而且也可以全面升级至Xradia Versa X射线显微镜。 /p p 　 strong 　新型成像解决方案详解 /strong /p p 　　 a href=" https://www.instrument.com.cn/news/20190124/479353.shtml" target=" _blank" style=" color: rgb(0, 176, 240) text-decoration: underline " span style=" color: rgb(0, 176, 240) " strong Xradia 600 Versa /strong /span /a 系列是新一代3D XRM,能够在完整的已封装半导体器件中对已定位的缺陷进行无损成像。在结构化分析和失效分析应用中,新型解决方案在制程开发、良率提升和工艺分析等方面表现出色。Xradia 600 Versa系列以屡获殊荣且具有大工作距离高分辨率(RAAD)特性的Versa X射线显微镜为基础,提供优异的成像性能,实现大工作距离下的大样品的高分辨率成像,用于为封装、电路板和300毫米晶圆生产确定产生缺陷与故障的原因。利用该解决方案,可以轻松看到与封装级故障相关的缺陷,例如凸块或微型凸块中的裂纹、焊料润湿或硅通孔(TSV)空隙。在进行物理失效分析之前对缺陷进行3D可视化处理,有助于减少伪影,提供横纵方向的虚拟切片效果,从而提高失效分析成功率。新型解决方案的主要特性包括: /p p 　　◆最高空间分辨率0.5微米,最小体素40纳米 /p p 　　◆与Xradia 500 Versa系列相比, 工作效率提高了两倍,且在保证高分辨率的同时,在整个kV(电压)和功率范围内保持出色的X射线源焦点尺寸稳定性与热稳定性 /p p 　　◆更加简便易用,包括快速激活源 /p p 　　◆可靠性测试中可实现多个位点连续成像,并能观察封装结构内部亚微米结构变化 /p p style=" text-align: center" img src=" https://img1.17img.cn/17img/images/201903/uepic/fcb3b14e-afb6-4859-b117-ade3ce9e1694.jpg" title=" 1.jpg" alt=" 1.jpg" / /p p 　　 strong Xradia 800 Ultra /strong 将3D XRM提升至纳米级尺度,并在纳米尺寸下探索隐藏的特性,获得高空间分辨率图像的同时保持感兴趣区域的结构完整性。其应用包括超密间距覆晶与凸块连接的工艺分析、结构分析和缺陷分析,从而改进超密间距封装与后段制程(BEOL)互连的工艺改进。Xradia 800 Ultra能够对密间距铜柱微凸块中的金属间化合物所消耗焊料的结构和体积进行可视化。在成像过程中保留缺陷部位,有助于采用其他技术进行针对性的后期分析。还可以利用3D图像来表征盲孔组件(blind assemblies)的结构质量,例如晶圆对晶圆键合互连与直接混合键合等。该解决方案的主要特性包括: /p p 　　◆空间分辨率150纳米与50纳米(需要制备样品) /p p 　　◆选配皮秒激光样品制备工具,能够在一小时内提取完整体积(结构)样品(通常直径为100微米) /p p 　　◆兼容多种后续分析方法,包括透射电子显微镜(TEM)、能量色散X射线谱(EDS)、原子力显微镜(AFM)、二次离子质谱(SIMS)和纳米探针 /p p style=" text-align: center" img src=" https://img1.17img.cn/17img/images/201903/uepic/52ac92be-9189-4c80-bd09-b60d7bb9da1b.jpg" title=" 2.jpg" alt=" 2.jpg" / /p p 　　 strong Xradia Context microCT /strong 是一种基于Versa平台的新型亚微米分辨率3D X射线microCT系统。该解决方案用于封装产品在小工作距离和高通量下进行高分辨率成像。主要特性包括: /p p 　　◆在大视场下提供大样品的全视场成像(体积比Xradia Versa XRM系统大10倍) /p p 　　◆小像素尺寸的高像素密度探测器(六百万像素)即使在观察视野较大的情况下也能确保较高分辨率 /p p 　　◆X射线microCT拥有空间分辨率0.95微米,最小体素0.5微米 /p p 　　◆出色的图像质量与衬度 /p p 　　◆可升级为Xradia Versa,实现RaaD功能,对完整大样品进行高分辨率成像 /p p style=" text-align: center" img src=" https://img1.17img.cn/17img/images/201903/uepic/a444699e-2096-43cc-a3ed-3471855ecc79.jpg" title=" 3.jpg" alt=" 3.jpg" / /p p 　　上海新国际博览中心即将于3月20日至22日举办中国半导体展(SEMICON China),蔡司将在展会上展示最新显微镜产品和解决方案,包括新型Xradia 600 Versa系列、Xradia 800 Ultra和Xradia Context microCT系统。如有意了解详情,您可到N2展厅2619号展位参观蔡司展品。 /p p 　　 strong 关于蔡司 /strong /p p 　　蔡司是全球光学和光电领域的先锋。上个财年度,蔡司集团旗下四个部门的总收入超过58亿欧元,包括工业质量与研究、医疗技术、消费市场,以及半导体制造技术(截止:2018年9月30日)。 /p p 　　蔡司为客户开发、生产和分销用于工业测量与质量控制的创新解决方案,用于生命科学和材料研究的显微镜解决方案,以及用于眼科和显微外科诊断与治疗的医疗技术解决方案。在半导体行业,“蔡司”已成为世界优秀的光学光刻技术的代名词,该技术被芯片行业用于制造半导体元件。眼镜镜片、照相机镜片和双筒望远镜等引领行业潮流的蔡司产品正在全球市场热销。 /p p 　　凭借与数字化、医疗保健和智能生产等未来增长领域相结合的投资组合,以及强大的品牌,蔡司正在塑造光学和光电行业以外的未来。该公司在研发方面的重大、可持续投资为蔡司技术和市场成功保持领先地位和持续扩张奠定了基础。 /p p 　　蔡司拥有约30,000名员工,活跃于全球近50个国家,拥有约60家自有销售和服务公司、30多家生产基地和约25家开发基地。公司于1846年创办于耶拿(Jena),总部位于德国上科亨。卡尔· 蔡司基金会(Carl Zeiss Foundation)是德国最大的基金会之一,致力于促进科学发展,是控股公司卡尔· 蔡司股份公司的唯一所有者。 /p

【重点摘要】提出了宏环封装策略,通过在四噻吩外围导入融合烷基侧链实现。将该策略应用于非全融合四噻吩类受体材料。实现了高达15.1%的转化效率。【宏环封装策略实现高效有机太阳能电池】有机光伏一直被视为下一代可再生能源的重要候选技术。但是其光电转换效率一直无法达到与无机光伏装置媲美的水平。非全融合四噻吩类受体材料被认为是实现高效有机太阳能电池的一个有前景的方法。【宏环结构限制分子构象,提升分子堆积效率】在美国伯明翰南方研究院的最新研究中,通过在四噻吩外围导入环烷基侧链,形成宏环封装结构。这种设计可以锁定中央分子部分的构象,生成平面分子骨架,有利于分子的高效堆积。【对照组件构象扭曲,分子堆积效率降低】相比之下,没有宏环封装限制的对照分子则出现了扭曲变形的构象。这种构象变化会降低分子堆积的有效性,进而影响相关器件的性能。【噻吩宏环受体器件效率达15.1%】基于四噻吩宏环受体R4T-1的有机太阳能电池成功实现了15.1%的高效率。【宏环封装策略指明下一步优化方向】这项研究为构建高性能有机太阳能电池提供了新的思路。随着在分子设计和器件工程方面的持续优化,有机太阳能电池20%效率的目标指日可待。研究使用光焱科技太阳光模拟器SS系列 与量子效率测试系统 QE-R来协助量测。通过在简单的四噻吩上进行宏环封装设计出非全融合受体R4T-1,该结构实现了构象的单一性,消除了分子中心的电子跨效应,并保证了高效电荷传输通道的形成。因此,实现了高达15.10%的转化效率,短路电流密度显著提高至25.48 mA/cm2。图S7. JD40:4T-5和JD40:R4T-1的J1/2-V曲线,(a)空穴型器件和(b)电子型器件。

仪器信息网讯 2022年11月18日，TESCAN公司与半导体测试解决方案专业品牌蔚华科技（TWSE: 3055）签署全面合作协议，蔚华科技成为TESCAN在中国的经销商，协助在中国半导体晶圆制造及封装市场全系列产品线的销售、推广、维护及支援服务。此次合作双方将发挥各自优势，不断深入优化显微分析解决方案，快速推进TESCAN在中国市场的业务。TESCAN 中国区总经理 冯骏（左），蔚华电子科技（上海）总经理 杨向群（右）随着纳米科学、材料科学、微电子科学等领域的快速发展，对精细加工与微观分析能力提出越来越高的需求，推动高端扫描电子显微镜在微电子设计与先进制造领域的广泛应用，包括透射电镜(TEM)样品制备、材料微观截面截取与观察、样品微观刻蚀与沉积以及材料三维成像分析等。在市场需求的蓬勃崛起之时，对于显微设备的技术指标、应用性能等也都提出更高的要求。作为科学仪器的全球重要供应商之一， TESCAN正为其在设计、研发和制造扫描电子显微镜及扫描电子显微镜在不同领域的应用方面树立良好的声誉和品牌。目前TESCAN的产品和解决方案已经在全球微纳米技术领域取得了领先的地位，首创了扫描电镜与拉曼共聚焦显微镜一体化技术、双束电镜与飞行时间-二次离子质谱仪一体化技术以及氙等离子聚焦离子束技术，是行业领域的技术领导者。TESCAN凭借优异的性能赢得全世界越来越多的用户认可，目前生产的各系列电镜在世界范围内受到广泛的好评，TESCAN的产品与技术正积极服务于全球客户。TESCAN 中国区总经理冯骏表示，蔚华科技经营两岸半导体业多年来累积了丰富的产业资源及客户关系，对于开发TESCAN电镜在半导体晶圆制造及封装领域中的技术应用及提升中国市场市占率产生强大助力，相信通过与蔚华科技的强强合作，能够持续为业界带来最具优势的科学仪器和高质量的服务保障。蔚华电子科技（上海）总经理杨向群表示，在全球经济一体化的竞争化趋势中，对中国半导体企业工艺研发及生产制造设备的更新及技术升级都提出了更高的要求。TESCAN作为全球知名的电子显微仪器制造商，拥有超过70年的显微研究和制造历史，提出了“All In One综合显微分析平台”的理念并给出了完善的解决方案，为开拓市场创造了极大竞争优势，更提升了蔚华制程质量保证解决方案的完整性。通过蔚华科技强大的产业资源，TESCAN的产品能够进一步深入中国市场，赢得更多业内客户支持。关于TESCANTESCAN是一家专注于微观形貌、结构和成分分析的科学仪器的跨国公司，是全球知名的电子显微仪器制造商，总部位于全球最大的电镜制造基地-捷克布尔诺，且已建立起全球的销售和服务网络，在捷克、法国和美国拥有5家研发中心、2个生产基地以及7家海外子公司，已有超过70年的电子显微镜研发和制造历史。其产品主要有扫描透射电子显微镜（STEM）、扫描电子显微镜（SEM）、双束聚焦扫描电镜系统（FIB-SEM）、X射线显微镜系统、矿物自动综合分析系统和微型计算机断层扫描及相关软件等解决方案, 首创了扫描电镜与拉曼共聚焦显微镜一体化技术、双束电镜与飞行时间-二次离子质谱仪一体化技术以及氙气（Xe）等离子聚焦离子束技术，是行业领域的技术领导者，其产品广泛应用于医学、生物、生化、农业、材料科学、冶金、化学、石油、制药、半导体和电子器件等领域中。在半导体工业领域，TESCAN专注于硅晶圆、集成电路、面板、半导体封装等器件缺陷检测和质量控制方面提供专业的解决方案，为包括台积电、美光、三星、海力士、IBM、苹果、西门子、意法半导体、中芯国际、华为、京东方等全球和国内知名科技企业提供服务。关于蔚华科技蔚华科技（股票代码：3055）是大中华地区半导体封测解决方案专业品牌，拥有先进的全方位解决方案及产品，提供半导体各个制程与不同产品的测试、封装、检测、验证等设备销售、应用工程与客户服务需求，合作伙伴包括NI, Osai, SEMICS，AFORE, ERS, Hamamatsu, Intekplus, MesoScope, ShibaSoku, TASMIT, Toray Engineering, Turbodynamics等全球多家半导体设备领导品牌。蔚华集团以专业分工，提供半导体、电子制造、通讯及车用电子等科技产业高质量的整合解决方案。蔚华科技成立于1987年，总部位于台湾新竹，于上海、合肥、苏州、深圳、北京、成都皆有服务据点。

据国家知识产权局信息显示，江苏长电科技股份有限公司申请一项名为“一种电感封装结构、相应的制备方法及封装板结构”，公开号CN202410209578.1，申请日期为2024年2月。专利摘要显示，本发明涉及电感封装技术领域，公开了一种电感封装结构、相应的制备方法及封装板结构，通过提供基础结构，基础结构表面设有凹槽和连接凹槽且朝向基础结构的边缘延伸的引流槽，设置电感结构的一侧表面具有和凹槽相对应的支撑块，在将电感结构贴装于基础结构上时，支撑块位于凹槽中且支撑块和凹槽之间具有间隔，之后就可以将粘贴剂通过引流槽引流至支撑块和凹槽之间的间隔形成粘接层，使得基础结构和电感结构可以通过粘接层进一步实现固定，降低电感封装结构的上板二次回流造成的掉件风险。

KRÜ SS于1796年诞生于德国汉堡，是表面科学仪器领域的全球领导品牌。先后研发了世界上第一台商用全自动表面张力仪和第一台全自动接触角测量仪，荣获多次国际工业设计大奖和德国中小企业最具创新能力TOP100荣誉。其它产品还包括各类动态表面张力仪、泡沫分析仪、界面流变仪和墨滴形状分析仪等。KRÜ SS会议信息2023 年是“十四五”发展转折之年，集成电路产业作为作为国民经济的战略性、基础性和支柱性产业，其核心技术、生态构建、行业应用等深刻影响着国家经济发展步伐，而集成电路封装测试是产业链的重要环节，坚持推动创新驱动发展、全面塑造发展新优势是重点方向。KRÜ SS诚邀您参加2023年中国半导体封装测试技术与市场年会会议时间：2023.10.25 - 27展位号：C1会议地址：皇冠国际会展酒店（昆山市前进西路1277号）会议议程典型应用1.晶圆的质量控制半导体生产的质量控制要求非常高，用于制造芯片的晶圆具有非常均匀的表面，因此表面上的任何疵点都能引起高成本损失。检查晶圆表面的质量时，必须不能改变材料的性质。接触角测量可对晶圆进行非破坏性测试，检测晶圆表面的清洁度和监控质量的均匀性。即使表面结构发生了微小的变化，接触角也会灵敏的反映出来。KRÜ SS的DSA100W液滴形状分析仪是为全自动对晶圆表面质量进行标准化控制设计的，基于接触角测量来监测晶圆表面清洁度和均一性。全自动测量模块中有一个特殊的晶圆定位样品台，在定义的测量位置（“绘图”）基础上，进行一系列全自动测量。不同位置接触角的测量结果可反映样品的均一性或不同区域之间的差异。2.光刻胶在晶圆表面的润湿光刻胶必须旋涂在晶圆上。因此，晶圆表面和光刻胶之间的接触特性尤为重要。如果接触角过大，光刻胶在晶圆表面呈液滴状分布，工艺失败；如果接触角太小，光刻胶很容易分布在晶圆表面，薄膜厚度很难保证，特别是对于需要厚光刻胶的层。KRÜ SS的DSA系列液滴形状分析仪可以系统的分析光刻胶在晶圆表面的静态接触角，或者使用倾斜台的方法，测试光刻胶在晶圆表面旋涂过程中的动态接触角。3.金手指的亲疏水性KRÜ SS的DSAM系列液滴形状分析仪可以滴定皮升级的液滴，非常适合测试金手指等微小样品表面的接触角。4.电子元器件和密封剂间的润湿和粘附为了保护成品印刷电路板免受环境影响（如振动、冲击或水分），从而保证其长期正常运行，必须用密封剂（圆顶封装体）对组件进行封装。除了良好的润湿性，组件和密封剂高强度的粘结和低界面张力也是保证封装稳定性的必要条件。通过KRÜ SS的接触角测量仪测量组件和密封剂的表面能和极性来判断两者之间的润湿和粘附。例如有两种不同的组件，已知其表面自由能和分量，而密封剂的表面张力为40.5mN/m（极性部分7.5 mN/m，色散部分33 mN/m）。则可通过上图润湿谱图预判密封剂对不同组件的润湿和粘附效果。5.用于全贴合的表面处理的表征全贴合是晶圆表面彼此粘合，以形成多层结构，可用于高频技术。在高温900℃以上可产生强粘合力，然而，对于带有功能层的晶圆来说，粘合力又太高了。通过适当的晶圆预处理，如利用氧等离子体，可在低温下实现良好的粘合性。可通过测定晶圆表面能来检测预处理的质量。便携式液滴形状分析仪 – MSA可在现场进行非破坏性检测，甚至也可在竖直表面进行。6.表征评价清洁液的质量监控清洁电路板的清洗剂中表面活性剂浓度。为确保表面活性剂添加的有效性和经济性，可测量与浓度相关的表面张力值来检测清洗剂中表面活性剂的含量。绘制不同浓度动态表面张力曲线，通过BPT便携式动态表面张力仪在现场直接进行快速测试。

p 美国加州时间2020年7月28日，SEMI和TechSearch发布的《全球半导体封装材料市场展望》预测报告（Global Semiconductor Packaging Materials Outlook）称：全球半导体封装材料市场将从2019年的176亿美元增长至2024年的208亿美元，复合年增长率（CAGR）为3.4％。半导体产业的增长将推动这一增长，包括大数据、高性能计算（HPC）、人工智能（AI）、边缘计算、先进内存、5G基础设施扩建、5G智能手机、电动汽车以及汽车安全功能的采用和增强。 /p p img style=" max-width:100% max-height:100% " src=" https://www.semi.org.cn/img/news/QQ%E6%88%AA%E5%9B%BE20200729150559.png" / /p p 封装材料是这些应用增长的关键，它使这些能够支持下一代芯片更高性能、可靠性和集成度的先进封装技术成为可能。 /p p 在对系统级封装（SIP）和高性能器件的需求推动下，作为最大材料领域的层压基板的复合年增长率将超过5％。在预测期内，晶圆级封装（WLP）电介质将以9％的复合年增长率增长最快。尽管正在开发提高性能的新技术，但朝着更小、更薄的封装发展的趋势将抑制引线框架，管芯连接和密封材料的增长。 /p p 随着半导体封装技术创新的稳步推进，预计未来几年将在材料市场中呈现几个机会领域，包括： /p p br/ /p ul class=" list-paddingleft-2" li p 新的基板设计可支持更高密度的窄凸点间距 /p /li li p 适用于5G mmWave应用的低Dk和Df层压材料 /p /li li p 基于改进的引线框架技术【称为模制互连解决方案/系统（MIS）】的无芯结构 /p /li li p 模压化合物可为铜柱凸点倒装芯片提供底部填充 /p /li li p 树脂材料需要较小的填料和较窄的粒度分布，以满足狭窄的间隙和细间距倒装芯片 /p /li li p 粘晶材料，在& lt 5 µ m的位置内进行处理 /p /li li p 更高频率的应用（例如5G）所需的介电损耗（Df）较低的电介质 /p /li li p TSV电镀所需的无空隙沉积和低覆盖层沉积 /p /li /ul p br/ /p p 报告预测的2019年至2024年的其他增长领域包括： /p ul class=" list-paddingleft-2" style=" list-style-type: disc " li p 基于加工材料的平方米，全球IC封装的层压基板市场预计将以5％的复合年增长率增长。 /p /li li p 预计总体引线框架出货量的复合年增长率将略高于3％，其中LFCSP（QFN型）的单位增长率最高，复合年增长率将近7％。 /p /li li p 在对更小，更薄的封装形式的求不断增长的推动下，封装材料的收入将以不到3％的复合年增长率增长。 /p /li li p 芯片连接材料收入将以近4％的复合年增长率增长。 /p /li li p 焊球收入将以3％的复合年增长率增长。 /p /li li p WLP电介质市场预计将以9％的复合年增长率增长。 /p /li li p 晶圆级电镀化学品市场的复合年增长率预计将超过7％。 /p /li /ul p 《全球半导体封装材料市场展望》（Global Semiconductor Packaging Materials Outlook）是由TechSearch International和SEMI或其合作伙伴TECHCET LLC对半导体封装材料市场进行的全面市场研究。是该报告系列的第九版。 报告基于对100多家半导体制造商、封装分包商、无晶圆厂半导体公司和封装材料供应商进行了访谈。 该报告涵盖以下半导体封装材料领域： /p ul class=" list-paddingleft-2" style=" list-style-type: disc " li p 基材 /p /li li p 引线框 /p /li li p 焊线 /p /li li p 密封胶 /p /li li p 底部填充材料 /p /li li p 芯片贴装 /p /li li p 锡球 /p /li li p 晶圆级封装电介质 /p /li li p 晶圆级电镀化学品 /p /li /ul

半导体工艺是当今世界中不可或缺的一项技术，它影响着我们生活的各个方面。从计算机到通信，从医疗到能源，几乎所有现代科技应用都依赖于半导体器件的存在。半导体工艺的重要性源于其能够制造出微小而精密的电子器件，这些器件能够在电子级别控制电流和信息流动。这种控制能力使得我们可以创造出计算速度极快的处理器、储存大量数据的芯片、实现高速通信的设备，甚至是探索未知领域的科学工具。基于此，仪器信息网联合电子工业出版社于5月9-10日组织召开第三届“半导体工艺及封装检测新技术”主题网络研讨会。会议旨在邀请领域内专家围绕半导体产业常用的工艺与封装检测技术，从各种半导体制造工艺及封装检测技术等方面带来精彩报告，依托成熟的网络会议平台，为半导体产业从事研发、教学、生产的工作人员提供一个突破时间地域限制的免费学习、交流平台，让大家足不出户便能聆听到精彩的报告。一、主办单位仪器信息网&电子工业出版社二、会议时间2024年5月9日-10日三、会议日程四、参会方式1、本次会议免费参会，参会报名请点击：https://www.instrument.com.cn/webinar/meetings/semicon2024/ 扫描二维码报名2、温馨提示1) 报名后，直播前一天助教会统一审核，审核通过后，会发送参会链接给报名手机号。填写不完整或填写内容敷衍将不予审核。2) 通过审核后，会议当天您将收到短信提醒。点击短信链接，输入报名手机号，即可参会。五、报告申请欢迎半导体制造、半导体设备商、高校科研院所从事半导体工艺、封装检测的专家老师自荐，有意向进行报告分享的老师请于2024年4月29日之前将姓名、职位、单位、报告题目、摘要，以及联系方式(邮箱、电话)发至邮箱：guozw@instrument.com.cn，联系电话：17325206387。由于会议时长有限，会务组将根据与会议主题的契合度，以及收到邮件或电话申请的时间择优选用，敬请谅解！如果录用，我们会在第一时间与您取得联系!六、会议联系1、会议内容仪器信息网郭编辑：17325206387，guozw@instrument.com.cn2、会议赞助刘经理，15718850776，liuyw@instrument.com.cn附：往届会议页面第二届半导体工艺及检测技术网络会议首届半导体工艺及其检测技术网络会议

近日，凯格精机在接受机构调研时表示，公司成立以来，凭借良好的研发技术优势和产品优势已与国内外众多知名企业建立了良好的合作关系，公司新的业务领域可以共享公司现有的客户资源和品牌影响力；公司还可以通过签约的经销商渠道进入新行业业务领域。公司的固晶设备高精度、高稳定性更有利于小尺寸芯片的使用；公司的固晶设备同时掌握了Pick & Place和刺晶两种技术路线并已将相关技术应用于量产设备当中。其中，Pick & Place方案主要应用于公司单头、双头、六头Mini-LED固晶设备；刺晶机用于更小尺寸的Mini-LED生产需求；在Mini-LED COB生产工艺中固晶设备与公司印刷设备、点胶设备共同形成的整线集成优势，可以更灵活的适应显示领域的客户需求。凯格精机称，半导体领域的设备应用是公司重要的产品布局方向。目前公司在半导体领域的应用设备主要有封装设备、印刷设备和点胶设备。同时，还有其他一些在研设备。凯格精机表示，随着电子装联工艺需求向小型化、复杂化发展，电子元器件的尺寸越来越小、IC集成度越来越高，对锡膏印刷机的精度、稳定性和印刷工艺要求更高。据悉，公司一直关注MiniLED行业的发展，公司的固晶机、印刷机和点胶机等设备都已经在MiniLED以及COB技术领域有较好的布局。目前，公司的锡膏印刷设备是SMT表面贴装制程的关键设备，也是完美实现COB工艺的前提，PCB的应用领域伴随着工业领域自动化、智能化需求的不断提升，公司的锡膏印刷设备下游扩展至智能家居、AR/VR、智能穿戴、安防、新能源汽车等新兴行业，需求总量增加。近年来我国电子装联设备国产替代进口的进程不断加速，公司的锡膏印刷设备在高端市场仍有增长空间。

人工智能 (AI) 和高性能计算 (HPC) 等应用推动了大算力芯片的需求激增，而随着摩尔定律趋近极限，先进封装正逐渐成为提升芯片性能的关键。当前2.5D、3D-IC、异构集成、Chiplet等诸多先进封装技术帮助芯片设计人员在尺寸更小、功耗更低的芯片中提供更多功能，实现性能的飞跃。然而，这些技术进步也带来了前所未有的挑战，它们对现有的制造工艺、设备和材料提出了更高的要求。越来越多的先进封装涉及处于晶圆制造（“前道”）和芯片封测（“后道”）之间被称为“中道”的工艺，包括重布线(RDL)、凸块制作(Bumping)及硅通孔(TSV)等工艺技术，涉及与晶圆制造相似的光刻、显影、刻蚀、剥离等工序步骤。其中，光刻技术起到了至关重要的作用，光刻设备已广泛应用于先进封装领域的倒装芯片结构封装的Bumping、RDL、2.5D/3D封装的TSV等的制作之中。如今，在板级封装及高端IC载板(Substrate)制造领域，直写光刻已经全面取代了传统光刻；在高端显示、先进封装以及第三代半导体等领域，直写光刻也开始崭露头角。在先进封装大潮之下，国内直写光刻技术龙头芯碁微装正以其卓越的性能和创新的技术解决方案，为行业带来突破性的变革。先进封装来袭，直写光刻崭露头角以去年以来备受关注的台积电CoWoS为例，它是一种2.5D封装技术，由CoW和oS组合而来。先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板（Substrate）连接，整合成CoWoS。该技术的核心是将不同的芯片堆叠在同一片硅中介层，以实现多颗芯片互联。在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替传统引线键合，用于裸片间连接，大大提高了互联密度和数据传输带宽。根据采用的中介层不同，台积电把CoWoS封装技术分为3种类型：CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）和CoWoS-L（Local Silicon Interconnect and RDL Interposer）。 例如CoWoS被用于生产Nvidia、AMD、Amazon和Google等公司的高性能AI芯片，随着AI芯片的晶体管数量不断增加，且因为是用于数据中心和云计算，对尺寸要求不高，因此，未来的AI芯片很可能会越来越大。目前台积电正在通过CoWoS封装技术，开发比AMD的Instinct MI300X和英伟达B200面积更大的AI芯片，封装面积已经达到120mmx120mm。芯碁微装泛半导体销售总监潘昌隆指出，当前台积电主要使用的是CoWoS-S，随着大面积芯片设计越来越多，中介层越来越多，掩模尺寸越来越大，当中介层达到台积电最大reticle的四倍以上（1X reticle≈830mm² ），高于其当前中介层的3.3倍，就将转向CoWoS-L。数据显示，理论上EUV reticle限制为858mm² （26 mm x 33 mm），因此通过拼接六个掩模将实现5148 mm² 的SiP。如此大的中介层不仅可以为多个大型计算小芯片提供空间，还可以为12堆栈HBM内存留出足够的空间，这意味着12288位内存接口带宽高达9.8 TB/秒。而构建5148 mm² SiP是一项极其艰巨的任务，目前Nvidia H100加速器，其封装跨越一个中介层多个掩模大小，成本已经高达30000 美元。因此，更大、更强大的芯片可能会进一步推高封装成本。除了CoWoS-L，一些芯片设计公司也开始研究晶圆级系统(System on Wafer，SoW)，这类设计将整个晶圆作为一个封装单元，逻辑、存储与控制相关的芯片都需要通过封装来集成，RDL的布线将会相当复杂，且RDL层数将会越来越高。对于这两大先进封装技术走向，潘昌隆表示，更大面积的芯片封装将对传统步进式光刻机的使用带来诸多挑战。一是掩模（mask）拼接问题。随着封装面积的增加，单一片掩模无法覆盖整个芯片，需要使用多个掩模并进行拼接。这增加了制造过程中的复杂性，可能导致拼接处的对准误差，影响最终产品的性能和良率。而且封装面积的增大可能会增加生产过程中的翘曲和缺陷，导致良率下降。特别是在掩模拼接区域，任何微小的误差都可能影响整个芯片的性能。而随着芯片集成化和大尺寸晶圆的使用，晶圆翘曲问题也愈发严峻，已成为影响先进封装可靠性的主要挑战之一。二是设计复杂度提高，生产效率下降。大尺寸封装设计需要更复杂的布线和层叠技术，如RDL层的布线将会相当复杂，且层数将会越来越多，这对设计工作和制造工艺都带来了极高的挑战。尤其大尺寸封装设计需要在光刻机中切换掩模来进行同层线路的曝光，这种频繁的掩模切换会降低生产的效率，拉长生产周期。三是设备局限性。传统的步进式投影光刻设备掩模尺寸大多是26×33mm² ，可能没有经验应对大尺寸封装的翘曲等问题。大尺寸封装的光刻需要设备具备处理更大尺寸晶圆/载板和应对翘曲等问题的能力。潘昌隆表示，除了CoWoS和SoW等晶圆级封装，FoPLP封装技术也开始逐渐发力，步进式光刻机在应对这类大面积封装同样力不从心，而直写光刻技术将会是最佳选择。在泛半导体领域，根据是否使用掩模版，光刻技术主要分为掩模光刻与直写光刻。掩模光刻可进一步分为接近/接触式光刻以及投影式光刻。直写光刻也称无掩模光刻，是指计算机控制的高精度光束聚焦投影至涂覆有感光材料的基材表面上，无需掩模直接进行扫描曝光。过去很长一段时间，掩模光刻技术是光刻工艺路线中的最佳选择；但随着成本日益高涨，未来，无掩模直写光刻技术或将凭借成本优势及行业布局逐渐受到行业关注。尤其在先进封装领域，直写光刻技术以其独特的优势和广泛的市场潜力，正逐渐成为推动行业创新的关键力量。直写光刻如何改写先进封装市场格局芯碁微装作为国内直写光刻设备的细分龙头，随着国内中高端PCB与 IC载板需求的增长及国产化率需求提升，正不断加快在载板、先进封装、新型显示、掩模版制版、功率分立器件、光伏电镀铜等方面的布局。潘昌隆表示，在先进封装领域，芯碁微装直写光刻设备中除了无掩模带来的成本及操作便捷等优势，在RDL、互联、智能纠偏、适用大面积芯片封装等方面都很有优势，设备在客户端进展顺利，并已经获得大陆头部先进封装客户的连续重复订单。潘昌隆总结了直写光刻技术应用于先进封装的几大优势。首先，掩模的制作往往耗时且成本高昂，直写光刻技术不使用传统步进式光刻所需的掩模，通过数字化的方式直接在硅片上进行图案曝光，大大缩短了产品从设计到市场的时间，并显著降低制造成本。并且直写光刻技术能够适应复杂的RDL设计和多层封装结构，这在传统的步进式光刻中可能难以实现，客户可以更灵活地调整和优化设计，适应不同需求，特别是在研发或样品开发阶段。其次，直写光刻技术减少了掩模交换和拼接的需求，简化了生产流程，从而提高了生产效率。尤其随着封装面积的增大，如CoWoS-L和FoPLP等技术的发展，直写光刻技术能够有效应对大尺寸封装的挑战。它能够处理超出传统掩模尺寸的大面积封装设计，避免了掩模拼接问题，提高了生产效率。同时直接光刻自由多分割和智能涨缩模式应对板级封装中大尺寸多增层曲翘变形有着极佳的品质。最后，对于当前追求国产化和减少对外部依赖的市场需求，大陆在先进制程受限的情况下，正在加大力度发展类CoWoS、Chiplet等先进封装以弥补性能差距，在此背景下，直写光刻技术提供了一种自主可控的解决方案，有助于降低供应链风险，增强国内产业的竞争力。“随着高性能大算力芯片要求不断提高，先进封装技术如CoWoS-L和FoPLP的需求将持续增长。随着大尺寸的RDL与SOW等未来产品的出现，直写光刻技术凭借其在大尺寸封装领域及成本方面的优势，将迎来广阔的市场空间。”潘昌隆表示，目前芯碁微装设备已实现低至2um的线宽距，涉及工艺包括垂直布线TSV、水平布线Bumping的RDL环节等，以灵活的数字掩模和高良品率满足了先进封装客户的要求，目前已有多台设备交付客户端，产品的稳定性和功能已经得到验证。值得注意的是，除了光刻制程，在晶圆切割、智能纠偏领域，直写光刻也展现出显著的技术优势。潘昌隆指出，在芯片制造过程中，需要采用切割工艺对晶圆进行划片，然而传统的金刚石切割、砂轮切割或激光切割会对晶圆造成较为严重的损伤，导致晶圆应力、碎裂、芯片性能下降等问题。目前在先进封装领域，高端的客户开始采用深硅刻蚀(DRIE)工艺的等离子切割来取代传统切割方法。不过DRIE需要一道曝光制程，但是此道曝光工艺不复杂，直写光刻技术能够直接在硅片或其他基底材料上绘制出精确的切割道，这些图案可以是简单的直线、曲线或其他复杂几何形状，并且能够实现更平滑和更精确的切割边缘，减少刀切或激光切割等传统切割方法可能引入的应力和损伤。此外，由于直写光刻使用的是数字光束和虚拟掩模，它不需要为每个不同的切割图案制作和更换物理掩模，这大大节省了成本和时间。另一个CoWoS典型场景是AI芯片中集成的多个HBM，需要将多个DRAM芯片进行堆叠，形成大容量的存储单元。直写光刻技术在此过程中可以用于精确地绘制切割道，以便进行芯片的切割和堆叠。相比传统的切割方式，不仅提高了切割的精度，还有助于实现更紧密的芯片堆叠，从而提升存储密度和性能。此外，直写光刻技术还可以确保切割后的芯片表面平整度高，这对于后续的混合键合（hybrid bonding）等工艺至关重要。“直写光刻技术在这两种切割场景中的应用，不仅可以提高切割的精度和质量，还可以减少生产成本和时间，提高整体的生产效率。”潘昌隆强调，“通过直写光刻技术，可以实现更灵活的设计调整和更快速的产品迭代，满足市场对高性能、高密度芯片的需求。”除此之外，直写光刻技术也越来越多地用于智能纠偏。潘昌隆解释，由于目前在先进封装的晶圆重构封装中存在三大技术难点，第一是芯粒偏移(Die Shift)，这是指在芯片转移过程出现了偏位、涨缩等情况从而导致实际的芯粒位置和预设位置产生了偏差，进而需要纠偏；第二是翘曲(Warpage)，这是由EMC材料和硅片的热膨胀系数不匹配而产生的形变，会导致曝光不良；第三是残胶(Residue)。对于芯粒的偏移问题，直写光刻技术可以通过更改布线或PI层或凸点纠偏的图形矫正以保证RDL层图形的精度。此外，在FoWLP的贴片工艺中，基于直写光刻的PI纠偏方案可以很好地缩小贴片机的贴片误差。因此，在晶粒偏移、衬底翘曲、基片变形等领域，直写光刻技术的自适应调整能力，使之具有良率高、一致性好的优点。由于直写光刻相较于步进式光刻的优势主要体现在无需物理掩模就可实现实时图案调整、提升生产效率与良率等方面，因而能够适应多层和大尺寸封装的复杂纠偏需求。其灵活性和高精度纠偏能力，简化了生产流程，降低了成本，并支持了先进封装技术的快速发展，满足市场对高性能、高密度芯片的需求。机遇与挑战共存，直写光刻生态链正在重塑根据Yole和集微咨询的预估，2022-2026年全球先进封装市场规模将从379亿美元增长至482亿美元，CAGR达到6.2%。未来先进封装技术在整个封装市场的占比正在逐步提升，3D封装、扇型封装(FOWLP/PLP)、微间距焊线技术，以及系统级封装(SiP)等技术的发展成为延续摩尔定律的重要途径。同时，Yole也预测，在IC先进封装领域内，激光直写光刻设备将在未来三年内逐步成熟并占据一定市场份额，具有良好的市场应用前景。诚然，直写光刻技术在先进封装领域开始崭露头角，但目前距离大规模量产使用仍需要克服一系列技术和市场方面的挑战。潘昌隆指出，首先，随着先进封装技术的发展，对光刻精度的要求越来越高。直写光刻技术需要进一步提升其解析度，以满足更小线宽和更高密度的封装需求。其次，直写光刻在良率和产速(UPH)等方面尚不能完全与步进式光刻媲美，而良率的瓶颈主要在于市场上仍然没有专门为直写光刻开发的光刻胶以及配套的光源。传统的光刻胶和介质层材料是为步进式光刻机设计的，直写光刻技术需要与这些材料更好地匹配，以确保光刻质量和效率。最后是许多封装客户对直写光刻技术仍然缺乏了解，需要更多的市场教育和技术普及来提高客户的认知度和接受度，并且如何在市场竞争中突出芯碁微装的独特优势并赢得客户信任也是一大挑战。随着国内半导体产业在先进制程领域发展受限，对先进封装的需求与日俱增，目前大陆在类CoWoS等2.5D、3D封装领域的研发正在加速挺进。芯碁微装在推动先进封装领域的国产化方面，制订并采取了一系列切实有效的计划和措施。“本土化研发是芯碁微装的核心战略之一。公司建立了强大的本土研发团队，专注于技术创新和产品开发，确保技术能够及时响应国内客户的需求。通过本土化研发，芯碁微装能够快速适应市场变化，推动技术进步。”潘昌隆表示，“在提升直写光刻良率、生产效率等方面，芯碁微装也与国内上下游产业链建立了密切的合作。例如在配套的光刻胶上，芯碁微装正与日系、大陆的i线、KrF光刻胶厂商密切合作，进行生产验证、配方调整等工作，提升量产可行性。与此同时，芯碁微装还与国内封装厂、设计公司和晶圆厂等建立了紧密的合作关系，了解客户需求和使用反馈，为他们提供定制化的解决方案。”值得一提的是，芯碁微装致力于提高零部件的国产化比例，目前90%以上的零部件已经实现国产化。这不仅减少了对进口零部件的依赖，增强了供应链的稳定性，还降低了生产成本，提高了产品的市场竞争力。随着技术的不断成熟和市场的逐步认可，整个生态链将被重塑，在生态链的各个环节，从材料供应商到设备制造商，再到最终的封装企业，都开始积极适应这一变革，探索与直写光刻技术相适应的新产品、新工艺和新解决方案。这种跨行业、跨领域的合作，将进一步加速直写光刻技术的创新和应用。相信直写光刻不仅将在先进封装领域扮演越来越重要的角色，而且将成为重塑国内半导体产业链结构和提升产业竞争力的重要推手。

“民用半导体激光器件我们已摆脱长期依赖进口的局面。现在,我们已经发明成功,工艺性能稳定,产品投入规模生产阶段。”1月10日,记者在山东浪潮华光公司采访,听着技术专家高兴地介绍着,看到那长长的流水线正“收获成熟的芯片”。如今,我们的企业真正拥有了世界顶尖的核心技术,产品价格大幅度下降,让“等面值人民币”买到“等面值美元”的产品不再是梦想。 　　民用激光显示技术能够完美地再现自然色彩,是继黑白显示、彩色显示、数字显示之后的第四代显示技术。目前,国际上激光显示技术已发展到产业化前期阶段,未来3至5年,将是全球激光显示技术产业化发展的关键时期。为加快推进光电技术研究,打破关键技术的“封锁”,我国把“新一代激光显示技术工程化开发”列为863计划重点项目,其中的“高可靠性、低成本半导体激光器材料与器件工程化开发”课题让山东浪潮华光光电子有限公司所承担。 　　浪潮华光是国内唯一一家拥有从激光器材料生长到器件制作的完整生产线的高新技术企业,自1999年建厂以来,其半导体激光二极管及大功率激光器的产销量持续稳居国内第一。为推进课题进展,浪潮华光组建精英团队,加速科研攻关。公司成立了由总经理、国务院特殊津贴专家郑铁民研究员担任组长的项目小组,调动公司所有资源,完善了科研团队建设,从半导体激光器的材料生长、管芯工艺制作、器件封装等整个制造工艺链均配备了专业人才。组建了以长江学者徐现刚教授为学术带头人的研发团队,有研究员、高级工程师和博士、硕士等80余人。强大的科研团队借助公司已有的省级半导体激光器技术实验室、山东省半导体发光材料与器件工程实验室等科研平台,开展了技术攻关。 　　期间,在徐现刚教授的引领下,技术总监夏伟博士组织浪潮华光的精英团队成员,集思广益,刻苦钻研,成功实现了三大关键技术突破:一是TM偏振808nm半导体激光器外延材料与芯片研制。围绕实现项目要求的特定偏振激光输出,项目组从理论设计激光器的材料结构开始,进行了系统的研究,有效采用了MOCVD技术制备这种特殊材料,加快了科研步伐。目前,该技术世界上只有为数不多的几个大公司掌握。通过5个月的努力,浪潮华光成功掌握了自主生长技术,满足了项目需求。二是635nm激光器外延材料与芯片研制。为了增加红光分量的亮度,激光显示项目在红光波段选择了波长最短的635nm半导体激光器。浪潮华光在650nm半导体激光器方面积累了丰富经验,形成了稳定的650nm半导体激光器产品,占据市场70%的份额。虽然635nm激光器相比650nm红光激光器只有十五纳米的波长差异,但是其带来的技术难题却成几何级数增长。目前,只有日本的几家公司掌握了635nm激光器的制作技术。浪潮华光研发团队经过上千次的试验,最终突破了635nm红光激光器材料的生长技术难点,实现了红光激光器的大功率输出和长期可靠工作。三是模组封装及集成技术。浪潮华光的封装技术人员克服时间紧任务重的困难,与863项目的用户积极配合,实现了高精度多管芯封装技术、新型热沉制作技术、微透镜整形技术等多项自主创新技术,完成了项目要求的模组封装和整形。 　　目前,针对所承担的“863”项目,浪潮华光已成功研制出满足激光显示工程化要求的808nm、635nm高可靠性、低成本半导体激光器件,并已经初步实现了规模化的生产。从目前的科研和生产进度上看,浪潮华光有望提前全面完成项目预定任务,并能实现批量提供民用激光显示用激光光源的目标,将会大大降低激光器的价格,并带动国内激光器应用市场的发展和更加广泛的应用,实现了“替代进口产品、提高我国半导体激光器的地位、实现激光器显示用核心元器件国产化”的梦想,让该公司产品在国际激光显示产业中独占鳌头。

中国上海（2024 年 7 月 31 日）– 德州仪器 (TI)（纳斯达克股票代码：TXN）推出六款新型电源模块，旨在提升功率密度、提高效率并降低 EMI。这些电源模块采用德州仪器专有的 MagPack 集成磁性封装技术，与市场上同类产品相比，尺寸缩小了多达 23%，支持工业、企业和通信应用的设计人员实现更高的性能水平。六款新器件中有三款（TPSM82866A、TPSM82866C 和 TPSM82816）是超小型 6A 电源模块，可以提供每平方毫米 1A 的电流输出能力。在更小的空间内提供更大的输出功率在电源设计中，尺寸至关重要。电源模块将电源芯片与变压器或电感器整合在单个封装模块内，因此可以简化电源设计，并节省宝贵的印刷电路板 (PCB) 布板空间。MagPack 封装技术采用德州仪器特有的 3D 封装成型工艺，可更大限度地减小电源模块的高度、宽度和深度，从而在更小的空间内提供更大的输出功率。该磁性封装技术采用一种以专有新型设计材料制成的集成功率电感器。通过采用该类电源模块，工程师可以更容易地获得高功率密度、低温、低EMI辐射、高转换效率的电源系统设计。一些分析师预测，截至 2030 年，数据中心的电力需求将增长 100%。电源模块所带来的上述性能优势在数据中心等应用中可以发挥重要的作用，提高电力使用效率。关于德州仪器 (TI)德州仪器是一家全球性的半导体公司，从事设计、制造和销售模拟和嵌入式处理芯片，用于工业、汽车、个人电子产品、通信设备和企业系统等市场。我们致力于通过半导体技术让电子产品更经济实用，让世界更美好。如今，每一代创新都建立在上一代创新的基础上，使我们的技术变得更可靠、更经济、更节能，从而实现半导体在电子产品领域的广泛应用。